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 東芝デバイス&ストレージ(以下、東芝)は、16nm以降の先端プロセスで作るSoCのインプリメンテーション設計環境を構築し、そのポイントを2018年6月13日に東京で開催の米Synopsys社/日本シノプシスのプライベートイベント「SNUG Japan 2018」のセッション「今後の先端SoC設計技術はこうなる!」で発表した。講演に登壇したのは、東芝の光安 政浩氏(半導体研究開発センター 設計技術開発部 主査)である。

光安 政浩氏。日経 xTECHが撮影
光安 政浩氏。日経 xTECHが撮影

 光安氏によれば、平面トランジスタからFinFETに替わった16nm以降の先端プロセスのSoC設計は、それ以前に比べて難度が指数関数的に上がっているという。大規模化はもちろんのこと、考慮すべき項目が増えている。例えば、マルチパターニング(マルチカラーリング)やSi基板の特性まで考慮する必要がある。現在は何とか設計できているものの、設計者も既存のEDA(Electronic Design Automation)ツール(設計支援ソフトウエア)もそろそろ限界になりつつあるという。

さまざまな課題に対応する必要がある。東芝のスライド
さまざまな課題に対応する必要がある。東芝のスライド
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 同氏によれば、既存の設計環境には3つの課題がある。第1が入力データの管理が十分でなく、正しい入力が難しいこと。第2が各設計工程がそれぞれ最適化されているだけなので、設計全体の収束性が悪いこと。第3がEDAツールのキャパシティー/性能/TATが不十分なため、設計フローが滞ることである。