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 東北大学 国際集積エレクトロニクス研究開発センター(CIES)は米国時間の2019年12月11日、半導体素子の国際学会「65th International Electron Devices Meeting(IEDM 2019)」で磁気を使った不揮発性メモリーMRAM(Magnetoresistive RAM)の1種「スピン軌道トルク(SOT)-MRAM」を300mmウエハー上に試作し、動作を確認したと発表した。

 SOT-MRAMは、情報を記録する素子であるSOT-MTJ(Magnetic Tunnel Junction)とそれを駆動するトランジスタに分けられるが、SOT-MTJの書き込み時間は350p秒(0.35n秒)と、これまで主流だったスピン注入トルク(STT)-MTJの数十倍速い。SRAMの1~2次キャッシュなどの代替も視野に入るとする。加えて、これまで摂氏300度だった耐熱性を同400度にまで引き上げたことで、CMOSの配線工程(BEOL)プロセス互換となり、初めてSOT-MRAMを作製可能になった。データ保持時間もこれまでの1秒以下から約10年と初めて実用的な長さになった。

 SOT-MRAMは、情報の記憶にMTJを使うという点で、既に実用化されているMRAMの「STT-MRAM」と共通している。違いはいくつかあるが、まず異なるのはMTJの作製の順番とMTJ中のフリー層の磁化の向きの反転させ方である。STT-MRAMでは、フリー層を最後に形成する。一方、今回のSOT-MRAMでは、チャネル層のすぐ上にまずフリー層を形成する。この手順の違いでSOT-MRAMはやや作製が難しく、開発が遅れた。また、そのフリー層はSTT-MRAMがフリー層に電流を直接流すことで反転させるのに対し、SOT-MRAMではチャネル層に電流を流すことで、フリー層を反転させる。詳細は省くが、磁化の向きを反転させる物理現象が異なる。

STT-MRAM(左)と今回のSOT-MRAM(右)の比較
STT-MRAM(左)と今回のSOT-MRAM(右)の比較
STT-MTJはMTJが下から参照層、トンネル障壁、フリー層の順だが、SOT-MRAMでは逆になっている。また、STT-MRAMが2端子(上下のビット線)であるのに対し、SOT-MRAMは3端子になっている。しかも、SOT-MRAMでは書き込み時はMTJに電流が流れない。(図:東北大学)
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玄関を2つに分離

 最も大きな違いは、STT-MRAMが2端子である一方、SOT-MRAMが3端子であることだ。2端子では、状態の読み出しとデータの書き込みを同じ端子経由で行う。この場合、読み出し操作自体が「弱い書き込み操作」となって、状態を変えてしまう可能性がある。これを避ける必要から、STT-MRAMでは書き込みの高速化が難しかった。これまでの平均的なSTT-MRAMでの書き込み時間はおよそ10n~20n秒。これは周波数にすると50M~100MHzで、GHz台で動作する1~2次キャッシュの代替は難しかった。

 SOT-MRAMでは3端子であることで、読み出し時と書き込み時で電流の流れるルートが異なり、読み出し時の状態への影響がほぼなくなった。しかも読み出しと書き込みを同時に行えるようになった。これで、書き込み時間を0.3n秒前後と大幅に短縮できる。

 耐熱性の向上について東北大学は詳細を明らかにしていないが、タングステン(W)を用いるチャネル層やその周辺材料と製造プロセスを工夫したことで摂氏400度までの耐熱を実現したという。この結果として、実際に300mmウエハー上に集積したロジック回路上の銅(Cu)配線層の5層目(M5)と6層目(M6)の間にSOT-MTJを作製し、トランジスタと併せてSOT-MRAMと呼べるようになった。

 課題は、SOT-MTJでは0.35n秒だった書き込み時間が、SOT-MRAMでは10n秒と遅くなってしまったこと。これについては「SOT-MTJを駆動しているトランジスタのプロセスがやや古く、駆動電流が弱いことが要因。最近の世代のCMOS技術であれば解決するはず」(東北大学)という。

配線層間に実装
配線層間に実装
東北大学が配線層間に実装したSOT-MTJの概要。チャネル層はタングステン(W)、FL:フリー層、RL:参照層、HM:ハードマスク層。(図:東北大学)
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