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 キオクシア(旧:東芝メモリ)は、3D(3次元) NANDフラッシュメモリーの容量密度(ビット密度)を約2倍にできる新技術を半導体素子の学会「65th International Electron Devices Meeting(IEDM 2019)」(2019年12月7~11日、サンフランシスコ)で発表した(発表資料)。円形のメモリーセルのゲート電極を分断して半円形にし、セルサイズを縮小した新しいセル構造「Twin BiCS FLASH」である。これは、同年8月の「Flash Memory Summit(FMS) 2019」で、「split memory cell」技術として紹介していたもの(関連記事)。IEDMでその詳細を発表した。今回の新しいセル構造は、ビット密度の向上に加えて、多値化にも向く。5ビット/セル(PLC:Penta-Level Cell)が射程に入るという。多値化では現在、QLC(4ビット/セル)が最大である。

 3D NANDフラッシュメモリーでは、セルの積層数を増やすことで、容量を増やしてきた。だが、セルの積層数が100層を超えてくると、高いアスペクト比の加工が難しくなって、コストを下げにくくなる。そこで、積層数を増やすことなく容量を増やす手段として、セル分断構造に着目した。

試作した半円形のセルの断面(左)と 平面(右)の概略図(出典:IEDMとキオクシア)
試作した半円形のセルの断面(左)と 平面(右)の概略図(出典:IEDMとキオクシア)
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試作した半円形のセルの断面(左)と 平面(右)のTEM画像(出典:IEDMとキオクシア)
試作した半円形のセルの断面(左)と 平面(右)のTEM画像(出典:IEDMとキオクシア)
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