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 SiC MOSFETにおける積年の課題の解決に向けた道筋が見えてきた。京都大学と東京工業大学の研究グループは、SiC MOSFETのゲート酸化膜の界面で生じる欠陥を約1/10に低減した。新たな作製プロセスで実現した。欠陥の低減により、パワーエレクトロニクスで需要が多い耐圧600~1200V級のSiC MOSFETの性能向上やコスト削減を見込める。

 例えば、オン抵抗を数分の1まで小さくしてチップ面積を縮小し、1枚のSiC基板(ウエハー)から製造できるチップ数を増やしてコストを数分の1にできる可能性がある。SiC MOSFETはSi IGBTに比べて低損失、スイッチング周波数を高めやすいなど、優れた性能を備えるものの、コストが高いのが課題だった。今回の成果は、京都大学大学院工学研究科 教授の木本恒暢氏と東京工業大学科学技術創成研究院 特任准教授の松下雄一郎氏、博士研究員の小林拓真氏らのもので、2020年8月14日に国際学術誌「Applied Physics Express」にオンライン掲載された。

高品質なゲート酸化膜の界面
高品質なゲート酸化膜の界面
(出所:京大と東工大の研究グループ)
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オンラインで実施した報道機関向け発表会で研究成果を紹介する京都大学の木本氏
オンラインで実施した報道機関向け発表会で研究成果を紹介する京都大学の木本氏
(撮影:日経クロステック)
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