Intelの次世代Xeon SP、FPGA、3Dパッケージング、SoC開発手法

日経クロステック／日経エレクトロニクス

2020.09.01

有料会員限定

全4898文字

　米Intel（インテル）が自社技術をアピールしたオンラインのプライベートイベント「Architecture Day 2020」(米国時間の８月13日に開催、ホームページ)。メインの発表は先日お伝えしたように、第2世代の10nmプロセス（Intelの主張では、同社の10nmプロセスはTSMCの7nmプロセス「N7」に相当）で造るモバイルPC向けマイクロプロセッサー「Tiger Lake（開発コード）」と、新しいGPUアーキテクチャーの「Xe」だった^＊1。Architecture Day 2020のオンラインのプレゼンテーションは全体で2時間半におよび、この2つ以外の技術や製品計画も多数紹介された。

「Architecture Day 2020」で進行役を務めたRaja Koduri氏（Senior Vice President, Chief Architect, General Manager, Intel Architecture, Graphics, and Software）

（出所：Intelのビデオからキャプチャー）

[画像のクリックで拡大表示]

＊1 関連記事：Intelが本気の10nmモバイルMPU、技術ポイントを見る

　多数の中から、筆者の独断と偏見で気になったトピック4つを以下に紹介する。（1）サーバー向けMPU、（2）FPGA、(3)3次元パッケージング技術、（4）チップレットベース開発手法である。

　まず、今やIntelの利益の柱となったサーバー向けMPUのXeon Scalable Processor（Xeon SP）。同社は第3世代のXeon SP（開発コードはCooper Lake-SP）を2020年6月に発表した^＊2。このXeon SPは14nmプロセスで製造され、4／8ソケットのサーバーに向ける。第3世代Xeon-SPはもう1つあり、開発コードがIce Lake-SPのMPUである。IntelはArchitecture Day 2020の翌週（米国時間の8月16～18日）に行われたプロセッサー関連の国際学会「Hot Chips 32」において、Ice Lake-SPの詳細を発表している。

　Ice Lake-SPは1／2ソケットのサーバー用のMPUで、CPUコアは「Sunny Cove」である。第1世代の10nmプロセスで製造される。同社の10nmプロセスで造る初のXeonである。Hot Chips 32の講演では、「第2世代Xeon SP」（開発コードはCascade Lake-SP）との比較が主に論じられた^＊3。