米IBMは2021年5月6日（米国時間）、2nm（ナノメートル）プロセスの半導体製造技術でテストチップの作成に成功したと発表した。「LSIの構築に必要な数千のマクロについて、性能や信頼性、欠陥密度を確かめた」と、IBMリサーチ ディレクターのDario Gil（ダリオ・ギル）氏は語る。
現在主流の先端プロセスである7nmプロセスと比較して、チップの演算性能を45％高めるか、あるいは消費電力を75％削減できるという。「これまでスマートフォンを1日1回充電していたところ、4日に1回で済むようになる」（ギル氏）。早ければ2024年後半には2nmプロセスのチップを実用化できる見通しという。
IBMの発表は2つの点で重要なポイントを含んでいる。半導体チップの微細化を支えた「ムーアの法則」のさらなる継続への可能性と、IBMを含む米企業の半導体ビジネス戦略だ。ギル氏への取材に基づき、その要点を明らかにする。
材料科学の進化がカギに
IBMが開発した2nmプロセスは、2017年に同社が発表した5nmプロセスで採用した「ナノシート構造」を改良したものだ。
ナノシート構造とは、薄いシート状のシリコン層の回りを、ゲート電極が上下左右取り囲む構造のこと。ゲート電極とは、トランジスタを流れる電流のオン／オフを切り替えるために電圧を印加するための電極を指す。現在主流の「FinFET構造」は3方向をゲート電極で囲うが、ナノシート構造は4方向から囲うことで、より効率よく電流をオン／オフできる。
5nmプロセスと比べた最大の違いは、素子の絶縁層から漏れ出る電流（リーク電流）を抑えるため、絶縁層に使う誘電体材料を新規に開発した点だ（図中の「Bottom Dielectric Isolation」）。これにより回路の微細化を進めつつ、それに伴うリーク電流の増大を抑えた。
「微細化において最も重要なのが、誘電体材料の開発を含めた材料科学だ。今後は材料科学のイノベーションが微細化の進展を左右するだろう」とギル氏は語り、2nm以降におけるムーアの法則の継続は材料科学次第だとの見解を示した。「我々は、さらに微細化の世代を進められると確信している」（ギル氏）。
ナノシートを構成するシリコン層の厚さは5nm、ゲートの幅（ゲート長）は12nmである。なお現在の半導体製造技術において「2nmプロセス」「5nmプロセス」などの呼称は、技術の世代を示す符丁であり、特定箇所の長さを示すものではない。ゲートのしきい値電圧を変えることで「演算性能重視のチップからモバイル用省電力チップまで製造できる」（ギル氏）。
2nmプロセスで製造した半導体チップは「指の爪ほどの大きさのチップに500億個のトランジスタを詰め込める」（ギル氏）。7nmプロセスの場合は200億個ほど、5nmプロセスでは300億個で、1世代進むごとにトランジスタの密度を1.5倍近く高めた計算になる。
インテルと共同開発へ
今回の2nmプロセスの開発は、単なる研究開発の発表にとどまらないインパクトを持つ可能性がある。半導体製造ビジネスの米国回帰への布石という意味合いだ。
2nmプロセスの発表より1カ月ほど前の2021年3月23日（米国時間）、米Intel（インテル）はIBMと半導体製造技術を共同開発すると発表した。両社の半導体研究チームが共同で次世代のパッケージング技術やプロセス技術を開発する。サーバー用CPUなどで長年のライバルだった2社が手を組んだ瞬間だった。
