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 東芝デバイス&ストレージは、同社の第3世代SiC MOSFETを2022年8月下旬から量産する ニュースリリース 。同社は第3世代の試作素子を測定することによって、2020年8月下旬に量産を始めた第2世代品に比べて特性が向上することを確認した。例えば、MOSFETの単位面積当たりのオン抵抗(RonA)は約43%削減できた。

 同社は2021年12月に開かれた第16回 東芝技術サロン「カーボンニュートラル社会の実現に向けた東芝のパワー半導体技術の取り組み」において、SiCパワー半導体のロードマップを発表している(図1)。2年おきに新世代品を投入し、RonAを20%削減していくという目標を示した。今回の第3世代品では、43%の削減を確認しており、この目標は達成された。同社は第3世代品の第1弾として、耐圧650V品を5つ(オン抵抗(RDS(ON))は15m~107mΩ、標準値)と、同1200V品5つ(同15m~140mΩ、標準値)を提供する予定である。データセンター/サーバーやEV(電気自動車)、太陽光発電装置などに向ける。

図1 SiC製品ロードマップ
図1 SiC製品ロードマップ
2021年12月に発表されたもの(出所:東芝デバイス&ストレージ)
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 SiC MOSFETの開発では、結晶欠陥への対応という課題がある。SiC MOSFETのソース−ドレイン間のpnダイオードに通電すると、内在する結晶欠陥が増大してしまうためだ。東芝デバイス&ストレージはこの課題を解決するため、第2世代品において、pnダイオードと並列にショットキー・バリア・ダイオード(SBD)を配置する新規構造を考案した*1、*2。SBDはpnダイオードよりもオン電圧が低いため、SBD側に電流が流れることで、pnダイオードへの通電を抑止し、結晶欠陥の増大を防げる(図2)。

図2 SiC MOSFETの課題とこれまでの対応策
図2 SiC MOSFETの課題とこれまでの対応策
通電によって結晶欠陥が拡大(左上)。第2世代品でショットキー・バリア・ダイオード(SBD)を配置する新規構造を開発し、結晶欠陥の拡大を抑えた(左下)。ただし、第2世代品では、単位面積当たりのオン抵抗(RonA)が増加したり、高速性を表す性能指数「Ron*Qgd」(Qgdはゲートドレイン間電荷量)が大きくなったりした(右)(出所:東芝デバイス&ストレージ)
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 しかし、この新規構造でも十分ではなかった。SBDを内蔵することでMOSFETとして動作する領域が減少するため、RonAが増加したり、高速性を表す性能指数「Ron*Qgd」(Qgdはゲートドレイン間電荷量)が大きくなったりしてしまった。また、RonAが高いため、素子としての所望のオン抵抗RDS(ON)を得るためには、チップ面積を大きくする必要があり、コストが高くなってしまうという新たな課題があった。

窒素注入でSBDとMOSFETの特性改善

 第2世代品の課題の解決を狙い、東芝デバイス&ストレージは、主に2つの工夫を施した(図3)。1つ目はSiC MOSFETのp型の広い拡散領域(p-well)の下側に窒素を注入したことである。これによって、広がり抵抗Rspread(p-well下部の拡散抵抗)を削減し、SBDの能力を向上させた(電流を増加させた)。2つ目の工夫は、SiC MOSFETのJFET(Junction Field Effect Transistor、接合型電界効果トランジスタ)に施した。すなわち、JFETの面積を小さくし、さらにJFETの領域にも窒素を注入した。これらによってRonAを上げることなく、Qgdを削減できた。なお、同社によれば、窒素注入による製造コストの上昇はそれほど大きくないという。

図3 第3世代品(右)で2つの工夫
図3 第3世代品(右)で2つの工夫
1つ目はSiC MOSFETのp型の広い拡散領域(p-well)の下側に窒素を注入したこと。これによって、SBDの能力を向上させた(電流を増加させた)。2つ目は、SiC MOSFETのJFET(Junction Field Effect Transistor)の面積を小さくし、さらにJFETの領域に窒素を注入した。これらによってRonAを上げることなく、Qgdを削減できた(出所:東芝デバイス&ストレージ)
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