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 半導体製造関連で世界最大級の国際会議「International Electron Devices Meeting(IEDM) 2022」が、2022年12月3日に米国サンフランシスコで開幕した。初日の「Tutorials」では、米IBM Researchが「Device Innovations to Extend CMOS Scaling for 2nm Node and Beyond」と題した講演で早くも登場。登壇したのは、IBM Research、Advanced Logic Technology、Senior ManagerのTenko Yamashita氏である(図1)。

図1  講演するIBM ResearchのTenko Yamashita氏
図1  講演するIBM ResearchのTenko Yamashita氏
(写真:日経BP)
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 IBM社の2nm世代技術と言えば、半導体製造の新会社「Rapidus(ラピダス)」が2020年代後半の量産化を目指して技術導入することで知られており、注目度が高まっている。Yamashita氏は今回、2nm世代およびそれ以降のプロセス・デバイス技術の方向性などを明らかにした。

 Yamashita氏によれば、従来の概念によるデバイス微細化は2005年ごろに終焉(しゅうえん)を迎えており、その後は、デバイスアーキテクチャーやプロセスイノベーション、配線の微細化、そして材料の革新の組み合わせによって、微細化の限界を先延ばしにしてきたとする(図2)。今後も同様の傾向が続く中、例えばトランジスタについては、14nm世代、10nm世代、7nm世代、5nm世代、4nm世代まではFinFET(フィン型電界効果トランジスタ)技術でカバーし、3nmや2nmではNS GAA(Nanosheet Gate-All-Around)を採用することになるだろうとした(図3)。

図2 CMOSの微細化トレンド
図2 CMOSの微細化トレンド
(図:IBM Researchの講演資料)
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図3 CMOS微細化に向けた技術イノベーション
図3 CMOS微細化に向けた技術イノベーション
(図:IBM Researchの講演資料)
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 ただし、1nm世代や0.7nm世代では、VTFET(縦型FET)やStacked FET(積層FET)が必要になると述べた(図4)。縦型FETは、これまで2次元方向だったチャネルの向き(トランジスタ内で電流の流れる向き)を3次元方向に変更することで、2次元方向の寸法を縮小しながら、必要な電流値を確保する技術である。積層FETは、その名の通り、FETを積層する技術で、例えばNMOSの上にPMOSを積層したり、PMOSの上にNMOSを積層したりすることで、やはり2次元方向の寸法を小さくしつつ性能を確保することを狙う技術である。

図4 トランジスタのアーキテクチャーイノベーション
図4 トランジスタのアーキテクチャーイノベーション
(図:IBM Researchの講演資料)
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