半導体デバイスの歩留まり目標、なぜ不良品を前提にする？

半導体技術者検定エレクトロニクス2級問題〔応用と品質21〕

パワーデバイス・イネーブリング協会

2021.08.27

全2944文字

　今回はパワーデバイス・イネーブリング協会（PDEA）が主催する「半導体技術者検定エレクトロニクス2級」の「応用と品質」分野の問題を紹介する。

　本稿で紹介するのは半導体デバイスの歩留まりに関する問題である。半導体がよく理解されていない時代に歩留まり目標を顧客に示すと、「不良品を前提にして目標を立てるとは何事か！」と怒られたと聞く。「歩留まりは当然100％であるべきだ」との気持ちは分からなくはないが、物理的な本質を見定めて現実的な歩留まりを目指すことが必要である。応用と品質分野ではこうした基本的な概念のしっかりした理解も必要とされている。

　今回の問題の難易度は★★である。本コラムでは紹介する問題の難易度を★の数（難易度に応じて1～5個）で表しており、★の数が多いほど難しい。専門的な用語や数式が登場するので戸惑うかもしれないが、意味を理解すれば基本を確認するものであることが分かるだろう。

難易度：★★

　半導体デバイスの歩留まりに関して、以下の文章の空欄（ア）（イ）（ウ）に入る正しい言葉の組み合わせを（1）～（4）の中から選びなさい。

　半導体デバイスの歩留まりは、ウェーハ上のテスト対象のチップ数当たりの良品チップ数の比率で表されるが、この歩留まりに影響する不良は、要因によって（ア）と（イ）に分類される。（ア）は製造時の異物や汚染などが原因となりチップ上に不規則に、また確率的に発生するのに対し（イ）は特定の形状の物理パターンや特定の回路に発生し、デバイスの構造設計上のマージンに関わる。後者は、不良比率が高い場合があるのと、デバイス構造設計の手直しでマージンを確保すれば解決できる可能性が高いため、歩留まり向上時に早期に解析し検出することが急務とされている。（ア）については、歩留まりをY、単位面積当たりの（ウ）をD、チップ面積（あるいはクリティカルな面積）をAとすると、Y=exp(－DA)で近似される。