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本記事は、エレクトロニクス実装学会発行の機関紙「エレクトロニクス実装学会誌」Vol.21 No.5 pp.397-401に掲載された「最新DDRメモリシステムのPI/SI 解析の現状と問題」の抜粋です。全文を閲覧するにはエレクトロニクス実装学会の会員登録が必要です。会員登録、当該記事の閲覧は、エレクトロニクス実装学会のホームページからお進みください。

1. はじめに

 現在、基板の伝送線路解析には、デファクトスタンダードとして広く普及しているIBISモデルが使われている。特にDDRメモリシステムの解析には、DDR、DDR2、DDR3と長期にわたりIBISモデルを使った解析がなされ、その精度と実績によりサインオフシミュレーションとして、広く認められている。

サインオフシミュレーション:基板を製造して良い設計品質になっているか否かを判定するシミュレーション。

 しかし、DDR4以降のメモリ規格では、IBISモデルでは対応できない機能が実装されており、DDR3までのメモリシステム解析手法では対応できない事態が生じている。

 DDRメモリは、ドライバは消費電力と反射ノイズを低減するため、複数の出力インピーダンスが選択できる。さらにDDR3、DDR4ではレシーバもチップ内部にいくつかの値の終端抵抗(ODT=On Die Termination)が用意されておりその値を選ぶことができる。基板設計に応じて、これらドライバとODTの最適な組み合わせを選択することにより、もっとも良い信号品質が確保できるようになっている。

 DDR3システムのサインオフシミュレーションでは、ドライバ、レシーバの特性ばらつきを考慮して、IBISモデル定義のMin条件モデルとMax条件モデルを組み合わせて解析する必要がある。

 DDR4はDDR3に比べ、用意されているドライバとODTが増え、これらすべてのモデルを組み合わせての解析の数は膨大なものとなり、実際的ではない。

 DDR4には、ドライバとレシーバの最適組み合わせをシステムが自分で選択するトレーニング機能が用意されている。この機能を使えば、基板ごとにICの特性ばらつきも含めて、最適なドライバとレシーバの組み合わせを選び、シミュレーションより実機の方が、はるかに良い特性が得られる。

 DDR4システムでは、サインオフシミュレーションに意味はない。

 DDR4システムでは、グランド/電源のSSNが信号品質に大きな影響を及ぼすので、PIの影響を考慮したSI解析を行う必要がある。この解析にはIBIS Version 5.0で追加されたPower Aware機能がサポートしているのだが、基板上のバイパスコンデンサ情報だけでは、精度の高いPIの影響を考慮したSI解析ができない。精度の高い解析を行うためにはICパッケージ上に搭載されたオンパッケージ(OnPackage)C、IC Die内部回路で構成されたオンダイ(On Die)Cなどの情報が不可欠である。

 オンパッケージCについては、JEITAがLPBフォーマット規格を作成し、これがIEEE規格(IEEE Std. 2401-2015)の国際規格ともなり、IBISフォーラムにも働きかけを行っている。しかし、LPBフォーマットでは、パッケージ内の配線情報が公開されてしまうため、今の所パッケージ設計を所掌しているICベンダー側の反応が今ひとつの状態である。