UCIe活用で日本にも勝機、後工程専業半導体メーカーの登場も

　半導体産業では、過去に2回ほど、業界構造の変革が起きて、半導体メーカーのビジネス形態が変化してきた。

　1回目は、コンピューターのダウンサイジングが進み、パソコンが普及し始めた1980年代後半から90年代前半にかけての半導体メーカーと半導体ユーザーの分業である。それまでは、米IBMや日本のNEC、日立製作所、東芝、富士通、三菱電機のようにシステムメーカーが半導体部門を保有している形態が主流だった。それまでにも半導体専業メーカーは多くあったが、ビジネス的に強かったのはこれらのメーカーだった。これが、米Intel（インテル）のように半導体専業でないと生き残れない状態になった。

　2回目の変革は、ファブレスとファウンドリーの台頭である。半導体専業メーカーが一括して行っていたチップの設計と製造を分離し、設備投資リスクと市場での販売リスクを分離した。

　複数のチップレット（小さな半導体のダイ）を相互接続するための通信方式のオープン規格「Universal Chiplet Interconnect Express（UCIe） 1.0」の標準化のインパクトをテーマに議論しているテクノ大喜利。今回の回答者は、MTElectroResearchの田口眞男氏である。同氏は、UCIeの登場で、チップレットの製造専業もしくは後工程専業といった新たなビジネス形態の半導体メーカーが登場する可能性を指摘。そこに、日本企業にも大きな勝機が生まれる可能性を示唆している。

田口 眞男（たぐち まさお）
MTElectroResearch　代表

1976年に富士通研究所に入社とともに半導体デバイスの研究に従事。1988年から富士通で先端DRAMの開発・設計に従事。メモリーセル、高速入出力回路や電源回路などアナログ系の回路を手掛ける。2003年、富士通・AMDによる合弁会社FASL LLCのChief Scientistとなり米国開発チームを率いてReRAM（抵抗変化型メモリー）技術の開発に従事。2007年からSpansion Japan代表取締役社長、2009年には会社更生のため経営者管財人を拝受。エルピーダメモリ技術顧問を経て2011年10月より慶應義塾大学特任教授、2017年4月より同大学の先端科学技術研究センター研究員。技術開発とコンサルティングを請け負うMTElectroResearchを主宰。

　SoC（System on Chip）は微細化路線を爆走してきたものの、超せない限界が見えつつある。シリコン結晶の格子定数が約0.5nmであるから、いま語られている3nm、2nmなどというテクノロジーがいかにすごいものであるかが分かる。しかし、もしも今後も電子素子の数を増加させ続けていくのならば、チップをパッケージ内に多数詰め込むしか手だてがなくなる。それを実現する方法が2.5Dや3DのチップスタックによるSiP（System in Package）になるのだが、こうした先進的後工程技術の利用の理由として「Mooreの法則を継続するため」を挙げるのは建前に近いと思う（詳細は回答者後記参照）。

　実はMooreの法則とは関係なく異種チップ結合の必要性が2つある。すなわち、（1）高速化に伴ってチップ間の伝送信号の忠実性を維持するためチップ同士を近接配置する必要性、（2）光インターフェースや各種センサー、DRAMなど材料や前工程が全く異なりSoC化できないデバイスを一体化しSoCよりも高度な製品を生み出すニーズである。チップ間インターフェースの規格が各社異なると接続しにくいためUCleコンソーシアムができたわけだが、チップ集積という形が加速し、産業上重要な地位を得ると、半導体メーカーのビジネスモデルにまで大きな影響が生じる可能性がある。

コンソーシアムの現行メンバーから推定すると

　発表されているコンソーシアムのメンバーは後工程企業（台湾ファウンドリー企業を含む）、最先端半導体企業、自社専用チップ開発企業（米Apple〔アップル〕や米Google〔グーグル〕など）である。そこから見える技術の適用先は高性能プロセッサーや各種高速インターフェースを備えたFPGAなどハイエンド向け製品である。アナログの雄である米Texas Instruments（テキサス・インスツルメンツ、以下TI）、米Analog Devices（アナログ・デバイセズ）、米Broadcom（ブロードコム）などがメンバーとして入っていないし、日本のソニーの名前もないので、想定している応用はIoT全般ではなさそうである。従って、チップレットは微細化だけでは行き場が無くなる台湾TSMCと同じ悩みを持つ企業のためのものに見える。ただし、そのうちIP（Intellectual Property）ベンダー同様に、チップレットベンダーというビジネス形態を取る企業が登場するのではないかと予想し、それが新しい世代の半導体産業に結び付くことを期待する。

組み込み用チップという考え

　組み込み用のIPと言えばSoCでのArmコアを連想するが、前工程の製造を終えたチップレットを組み込み用ハードマクロと考えることもできるようになる。例えば、マイコンにアナログ入力を付加する場合には、耐圧の関係を考慮すれば、別プロセスで製造したチップの方が良いかもしれない。また、GHz帯RF入力ならば先端プロセス、光入力ならば化合物系と、ロジック部でのMooreの法則とは無関係に製造技術を選択できた方が合理的である。

　これまでは、組み込み用チップの市場がなかったので、ベアチップを入手して（一般にこれは容易ではない）カスタム商談としてMCP（Multi-Chip Package）の形にしていた。3G時代の携帯電話用のチップの製造でよく行われる手法であり、TIの「OMAP」やルネサスの「SH-Mobile」といったプロセッサーとフラッシュメモリー（今の主流のNAND型ではなくNOR型）を同一パッケージに入れていた。エンジニアリングが大変だったが、インターフェースを標準化したチップレットでは、その問題を解決してくれるだろう。

後工程集約型半導体メーカーの登場の可能性

　半導体メーカーが製品を作るとき、SoCで実現するかSiPにするかで準備すべき素材が変わってくる（表1）。SoCならばキーコンポーネントはIPであり、自社で開発または外部から調達する。自動設計環境が進歩したとはいえ、機能をRTLで書き、論理回路に変換して実際の回路でタイミング条件がパスするまでの作業は相当な技術力を要する。さらに、マスクパターンへの変換も光学補正や多重露光対応など大変である。IPは論理的に動作することが保障されていても実際は内部のノイズや電源変動などによりシリコンが正常動作する保証はない。

表1　半導体製品を作るときに必要な要素

出典：著者が作成

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　これに対しSiPでは開発済みのチップだけを接続するならば、集積後に、かなり確実な動作を期待できる^注1）。ただし、（a）チップの物理的正しさ、つまり電気的特性が保証され、（b）チップの挙動モデルがかなり深いレベルまで正確で、（c）チップをつなげた状態をシミュレーションできるツールを容易に使えること、（d）熱に関し高精度のシミュレーションができること^注2）、（e）半導体チップと基板を電気的に接続するインターポーザーのコストが十分下がること、が前提になる。（a）はUCIeの規格で対応できる。（b）、（c）、（d）は主にEDA（Electronic Design Automation）の課題になるが、発展が期待できる。（e）は案外高コスト要因になるかもしれないが技術革新もあり得る。

　このような設計環境が整うと、チップレットを組み合わせるだけで半導体製品を作ってしまう「半導体チップを作らない半導体メーカー」が登場するかもしれない。後工程専業会社が設計力をつければできないことでもない。問題は多種多様なチップレットがそろうかどうかであるが、これもチップレットのラインアップをウリにした半導体メーカーが登場すれば可能性がなくはないだろう。