半導体業界やIT業界を代表する企業10社が公開した「Universal Chiplet Interconnect Express（UCIe） 1.0」は、半導体パッケージの内部で複数の小さなチップ（チップレット）の間をつなぐ技術標準である。そんな説明を聞いただけでは、数多（あまた）あるインターフェース系の技術標準のうちの一つにすぎないと見えるかもしれない。しかし、UCIeは、いまやあらゆる業界のビジネスの現在と未来に多大な影響を及ぼす戦略物資となった半導体の、進化の基軸から開発・製造の手法、関連企業のビジネスモデル、さらには産業構造まで一変させる破壊力と創造力を秘めた標準に育つ可能性がある。
情報処理の世界では、米IBMが1980年代初めに開発した小型コンピューター「IBM PC AT」の技術仕様が業界標準化し、「PC／AT互換機」が現在のパソコン業界のすべてを生み出す源流となった。これにより、巨大コンピューターではなく、小型PCの進化とその組み合わせで多様な情報処理システムが作られるようになった。同様の大きな変革が、半導体業界で、UCIeを源流として起きつつあるのかもしれない。
チップレットの標準化のインパクトをテーマに議論しているテクノ大喜利。今回の回答者は、東京理科大学大学院の若林秀樹氏である。同氏は、UCIeによるチップレットの普及によって、半導体の技術開発や業界構造にいかなる影響が及ぶ可能性があるのか、つぶさに分析した。そして、多くの活用メリットのあるチップレットの普及に伴って、半導体業界での競争要因や関連各社の役割が変わり、半導体産業の再興を目指す日本にとって千載一遇のチャンスが生まれると指摘している。
東京理科大学大学院 経営学研究科技術経営専攻（MOT） 教授
昭和59年東京大学工学部精密機械工学科卒業。昭和61年東京大学大学院工学系研究科精密工学専攻修了。同年 野村総合研究所入社、主任研究員。欧州系証券会社シニアアナリスト、JPモルガン証券で日本株部門を立ち上げ、マネージングディレクター株式調査部長、みずほ証券でもヘッドオブリサーチ・チーフアナリストを歴任。日本経済新聞などの人気アナリストランキングで電機部門1位5回など。平成17年に、日本株投資運用会社のヘッジファンドを共同設立、最高運用責任者、代表取締役、10年の運用者としての実績は年率9.4％、シャープレシオ0.9、ソルチノレシオ2.1。この間、東京理科大学大学院非常勤講師（平成19～21年）、一般社団法人旧半導体産業研究所諮問委員など。平成26年サークルクロスコーポレーション設立、代表取締役。平成29年より、ファウンダー非常勤役員。平成29年より、東京理科大学イノベーション研究科教授。平成30年より現職（MOT）。現在、経済産業省の半導体デジタル産業戦略検討会議のメンバー、JEITA 半導体部会 政策提言タスクフォース 座長を務める。著書に『経営重心』（幻冬舎）、『日本の電機産業はこうやって甦る』（洋泉社）、『日本の電機産業に未来はあるのか』（洋泉社）、『ヘッジファンドの真実』（洋泉社）など。
UCIeのコンソーシアムは、台湾ASE、米AMD、英Arm（アーム）、米Google（グーグル）、米Intel（インテル）、米Meta Platforms（メタ・プラットフォームズ）、米Microsoft（マイクロソフト）、米Qualcomm（クアルコム）、韓国Samsung Electronics（サムスン電子）、台湾TSMC（台湾積体電路製造）という、半導体のIDMメーカー、ファブレス／ファウンドリー、半導体後工程受託企業（Outsourced Semiconductor Assembly ＆ Test：OSA技術仕様T）だけでなく、米Apple（アップル）と米Amazon.com（アマゾン・ドット・コム）を除くGAFAMの3社を含めた10社による推進団体として設立された。そして、最初のとして「UCIe 1.0」を発表した。日本では、TSMCも参加した3Dパッケージプロジェクトが始まり、先進的な後工程技術の開発が盛り上がっていたタイミングなのだが、UCIeには、日本企業が全く入っていない。どうして、この動きを察知せず、参加しなかったのかとショックを受け、してやられたと思ったのが第一印象だ。
チップレットは、学会などでも、ここ数年盛り上がりを見せていた。日本でも2018年から2019年頃には注目され、2021年には新エネルギー・産業技術総合開発機構（NEDO）で、3Dパッケージがプロジェクトにもなった。2020年頃からは、半導体のデバイス技術とプロセス技術に関する世界最大の国際学会であるIEDM2020や、2021年のプロセッサー関連の国際学会Hot Chips 2021でも話題となった。米国防総省高等研究計画局（DARPA）でも、2017年に15億米ドルを投じ、Electronics Resurgence Initiative （ERI）でプロジェクトを始めている。チップレットとは呼ばれていなかったものの、TSMCは、2011年からCoWoS、InFOなどの技術を導入。既に多くのFPGAやGPUの製造に適用してきた。
これまでも、ハイブリッドICの時代から、モノリシックか否かで議論があった。しかし、従来は微細化の進展が続き、Mooreの法則の有効性に陰りが見えない状況下では必ずモノリシックが勝ってきた。これが、2005年～2010年頃からは微細化を進めても周波数の向上ができなくなり、コア数を増やすことで何とか性能向上を継続させる状態になってきた。コア数を増やすのであれば、チップレットのアプローチには、あと一歩となる。思えば、2005年～2010年が大きな転換期であり、NAND型フラッシュメモリーでの3D化やTSMCのCoWoSなどの研究開発も出てきており、2010年は日本が微細化を諦めた時期でもあった。
UCIeは、Intelによって開発され、2020年にオープンとなったAdvanced Interface Busをベースに策定された。UCIeという名称からして、プリント配線基板（PCB）の入出力規格であるPCle（Peripheral Component Interconnect Express）を意識していることは明らかである。これまでは、PCBの上で、CPUやメモリーなどの半導体が、プロトコルやインターフェースのPCIe規格を介してデータをやり取りしてきた。UCIe 1.0では、それまで、PCB上で提供された配線が、チップ（ダイ）ベースで、超低レイテンシー、高コスト効率、低消費電力、広帯域幅で提供される。チップサイズの大型化や微細加工技術限界の中で、歩留まり向上にもプラスである。PCBの機能がチップ内蔵になるのなら、こうしたIntelが得意とする標準化に動きだすのは当然である。
新たな技術が出てくると、あるタイミングで当然のように標準化が求められてくる。そうしないと、それ以上の発展や普及は難しいからだ。ましてや異種チップ接続であるチップレットはなおさらであり、絶好のタイミングだったのだろう。
ただし、まだ規格は1.0であり、チップ相互通信の物理層とプロトコル層は定義されているが、チップ間接続の設計などパッケージング技術やブリッジング技術は、まだ含まれていないようだ。ここでは、日本が活躍する余地が残されている。固まってくるのはまだ先だが、これでチップレットが、産業界に広く普及することになろう。
このUCIeによりチップレット標準化が進むと、半導体業界は、More Mooreに沿った進化から、More than Mooreの進化へと一気に進む。換言すれば、Intelが言うように、Mooreの法則は、新たな発展で永遠のものになったということかもしれない。これまでの「平面での微細化が1.5年で2倍（近年では2年で2倍）」から「体積接続密度が年率2倍」という新法則／ロードマップが登場するだろう。関連して期待されるKPI（重要業績評価指標）は、（1）消費電力、（2）レイテンシー、（3）帯域幅、（4）コスト、（5）チップサイズやコア数、さらに、これまでのMooreの法則のロードマップと異なり、カーボンニュートラルの中で、消費電力を含めた他のKPIとの組み合わせなどが出てくるだろう。
チップレットが招く半導体業界の大変革
チップレットに関して、業界への影響について考察された例はまだ少ないようである。考えられる最大の変化は、短TAT（Turn Around Time）も含めた製造工程の一新、前工程と後工程、さらにはEMSが担うプリント基板実装工程も含めた大変革である。それが、デバイスメーカー、装置メーカー、材料メーカー、OSAT、EMSも含めた関連各社のビジネス競争力に影響を及ぼすだろう（表1）。
半導体の製造工程は、前工程、さらにトランジスタを形成するフロントエンドと配線形成のバックエンド、そして後工程に分かれる。前工程は、多数のマスクを使い、プロセスのノードにより、何度も工程を繰り返すものであった。このため、年々、TATが長くなり、期間が5カ月に及ぶ場合もある。微細化に伴い、歩留まりが低下し、そこにクリティカルな工程があると、それが全体に影響する。この長い工程を、無人搬送車（AGV）や天井リニア搬送を使いスピードアップするのだが、その管理は複雑であり、消費電力もコストもかかる。その間には仕掛かりウエハーを保存するストッカーもある。クリーンルームも、同じ製造装置群を近い場所に配置するジョブショップ方式が中心となっているが、全体としてクリーンルーム面積も増える。
それが、チップレットが普及することにより、設計と生産のエコシステムを変えれば、短TATと多品種少量、コスト面での大きなメリットが生まれてくる。例えば、プロセスノードごとにチップを完成させ、それぞれの良品のみ、後で接合すれば済むようになる。
並列に製造し、後から合わせれば、工程もかなり短縮できるはずだ。例えば10種類のプロセスノードがあれば、それを並列製造することで、全体工程を1／10に短縮することも可能になる。もちろん、それぞれのノードにおいて、拡散、露光、エッチング、洗浄などの工程は必要であり、個々だけを見ても長い。デバイス構造やノードにより、それぞれの工程の長さは異なろう。それでも、かなりの短縮にはなるはずだ。
ノードごとに、クリーンルームをまとめれば、ウエハーや薬液の量も最適化しやすく、歩留まり管理や在庫管理もシンプルになるだろう。もちろん、マスクの使い方も変わるに違いない。さらに、プロセスノードが異なれば、ウエハーサイズにも囚（とら）われない。チップになれば、ウエハー径300mmでも200mmでも同じだからだ。同じ最先端のEUV（極端紫外線）を使う300mm対応の工場では、数nmのノードだけを製造、200mm対応などのレガシー工場はそれだけのチップを製造し、チップレット接合の専門工場で合わせればよい。
多品種少量生産も容易になることは当然だが、その適用範囲も広がり、コストも下がる。最大公約数的なコアを常に生産ストックしておくことで、現在のようなサプライチェーン混乱にも備えられ、量産規模と在庫量を最適化しやすく、経営上も助かるだろう。現在は、先端ロジックとメモリーなど、同じシリコンでのデジタル半導体がメインだが、これからは、アナログ、パワーだけでなく、化合物半導体などの異種もインターフェースをそろえれば可能になる。
最も影響が大きいのは、後工程である。これまでは、プローブテスト、ダイシング、ボンディング、パッケージ、テスト、さらにモジュールという流れだった。チップレットでは、ダイシングまでは同じでも、その後は、チップレット接合が中心となり、ワイヤボンディングなどは減る可能性もある。
OSATやテストハウスの役割も変わる。OSATの役割は、前工程との連動が重要になり、接合工程が鍵になるだろう。さらに、EMSが担ってきたプリント基板に実装する工程は大幅に縮小され、SMT（Surface Mount Technology）などの装置は代替されるかもしれない。EMSの中には消えるものも出てくるだろう（図1）。
そうすると、これからやってくるチップレット時代に、半導体生産の工場の概念も全く変わってくる。これまでの、いわば大艦巨砲主義的な巨大工場から、短TAT、多品種少量生産、カーボンニュートラルという発想での、新たな工場コンセプトも出てこよう。そこでは、搬送系やストッカーなどの役割や機能、構造は変わらざるを得ない。ジョブショップ型ではなく、装置群の配置も変わる。
すなわち、プロセスノードごとの短TATの前工程と、OSATだけでなく、これまで、EMSが担ってきた部分も統合された新たな後工程が登場してこよう。場合によっては、モジュールまで含めて、機械的な要素も増え、放熱や振動などの点で差異化し、付加価値を生み出す必要が出てくる場合もあろう。
さらに、設計も変わる可能性がある。前工程だけでなく、後工程も含めた最適レイアウト、3次元形状や膨張や振動その他の機械的要素を盛り込んだ設計が広く求められることだろう。シリコンコンパイラーの進化とチップレットを全面的に使えるEDAが必要だ。カーボンニュートラル視点から、KPIを効率から省エネ重視に変えなければならない。
