半導体業界とIT業界を代表する企業10社が、複数のチップレット（小さな半導体のダイ）を相互接続するための通信方式のオープン規格「Universal Chiplet Interconnect Express（UCIe） 1.0」の仕様を公開。その活用と普及に向けたエコシステムの整備を促進するコンソーシアムを設立した。UCIeは米Intel（インテル）が開発した技術であり、同コンソーシアムには、Intelと共に台湾Advanced Semiconductor Engineering（ASE）、米AMD、英Arm（アーム）、米Google（グーグル）、米Meta Platforms（メタ・プラットフォームズ）、米Microsoft（マイクロソフト）、米Qualcomm（クアルコム）、韓国Samsung Electronics（サムスン電子）、台湾TSMC（台湾積体電路製造）が参画している。
1つのパッケージ内に複数チップを集積するための技術であるチップレットは、高機能で大規模なSoP（System on Package）を開発・生産するために、また最先端の微細プロセスで大規模チップを高い歩留まりで生産するために、欠かせない技術になっている。ただし、これまではチップレットを開発・生産する各社独自のインターフェース技術でチップレット間をつないでいたため、異なる企業のチップレットを集めて統合することが困難だった。
チップレットの外部仕様を標準化したUCIeの登場によって、独自チップ開発は加速し、半導体産業の構造も変える可能性が出てきている。今回のテクノ大喜利では、半導体のメーカーとユーザーのビジネスに与える、UCIeのインパクトについて議論した。
【質問2】半導体ユーザーの応用システム開発もしくはビジネスに、どのような変化が起きる可能性があるのか？
【質問3】チップレット標準化の動きを利用して、日本の半導体業界の存在化を高めるシナリオを描くとしたら、どのようなアプローチがあり得るか？
3つの質問に対するそれぞれの識者による回答要旨は、以下の表の通りだ。
いいことずくめのUCIe
まず、チップレットの外部規格を標準化することで、半導体業界にはいかなるメリットが生まれるのか確認したい。
服部コンサルティング インターナショナルの服部 毅氏によると、「シリコンウエハー上に欠陥がランダムに発生する場合、チップ面積が大きくなるにつれて歩留まりは指数関数的に低下する。SoCの機能をチップレットに分割すれば、個々のダイ面積が小さくなり、歩留まりは著しく向上。動作実証済みチップレットを実装するSoPは、不良品による損失が最小化する。また、SoPでは、最先端プロセスを使う必要がない部分（例えばI／Oコントローラー）には、レガシープロセスを適用したチップレットを用いることで、コスト削減が図れる。さらに、他社製チップレットを活用して、性能面や価格面で最も適した組み合わせでSoPを作ることも可能だ。SoPサプライヤーは、独自性を発揮したいチップレット開発だけに注力できるようになるため、開発期間の短縮で市場投入までの時間も短縮される」という。まさにいいことずくめだ。
さらに、新たなビジネスモデルが生まれる可能性もある。MTElectroResearchの田口眞男氏は、「（a）チップの電気的特性を保証し、（b）チップの挙動モデルの精度を高め、 （c）チップレット間をつなげた後の状態をシミュレーションできるツールを用意し、（d）熱に関する高精度のシミュレーションを可能にして、さらに（e）チップと基板を電気的に接続するインターポーザーのコストを十分下げることができれば、ウエハープロセスを持たない後工程専業の半導体メーカーが登場する可能性がある」と指摘している。巨額投資が求められるウエハーファブを持たない、設計・製造兼業の半導体メーカーであるIDMが登場する可能性があるということだ。
加えて、半導体ユーザー側にも大きなメリットがある。東京理科大学大学院の若林秀樹氏は、「UCIeで注目すべきは、目標をオープンチップレットのエコシステム構築としている点。半導体の設計が、近年のオープンソースソフトウエア（OSS）などのソフトウエア開発のアプローチに近づき、アジャイル開発が可能になる。半導体の開発設計が民主化され、半導体の専門家でなくても容易に開発できるようになり、アイデアを持った人がこのプラットフォーマーの上で独自チップ開発に参画することになるだろう」としている。
