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 HPC(High Performance Computing)向けの先端プロセッサーICで、複数の小さなダイ(チップレット/タイル)を1パッケージに収めるケースが増えている*1、*2。かつては1つのダイにすべての回路を集積する、いわゆる1チップ化が重視されていたが、最近の先端プロセスでは大きなダイはコスト面で割に合わなくなってきたためだ。

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 複数ダイを1パッケージに収めたプロセッサーICの場合、各ダイの処理速度だけでなく、ダイ間の通信速度が、プロセッサーIC全体の性能を決める。ダイ間通信を担う回路(IPコア)を米Synopsys(シノプシス)は、「DesignWare Die-to-Die IP Solution」というブランドで提供してきた。同社はこれまでに、同ブランドでダイ間通信向けPHY IPコアを2製品発表したが(2製品の概要は後述)、2021年6月3日に、ダイ間通信向けコントローラーIPコアの「DesignWare Die-to-Die Controller IP」を新たに発表した ニュースリリース 。PHYとコントローラーの両方を用意したことで、「ダイ間通信の完全なIPソリューションを提供できる」(同社)とする。

コントローラーIPコア「Die-to-Die Controller IP」とPHY IPコア「Die-to-Die PHY IP」
コントローラーIPコア「Die-to-Die Controller IP」とPHY IPコア「Die-to-Die PHY IP」
(出所:Synopsys)
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 新製品のDie-to-Die Controller IPは、PHY IPコアより上位の通信レイヤーを担う。リプレイ(再送)やオプションの前方誤り訂正(FEC:Forward Error Correction)などの誤り訂正機能を備えており、ビット・エラー・レートを低減し、高信頼性のダイ間通信を実現するという。AMBA CXS(Credited eXtensible Stream)プロトコルに対応し、英Arm(アーム)のサーバー向けCPUコア「Neoverse」のオンチップインターコネクト「Neoverse Coherent Mesh Network」*3の一部としても利用できる。

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