エレクトロニクス設計の国際イベント「55th Design Automation Conference（DAC 2018）」（米サンフランシスコで6月24日～28日に開催）では、デジタルIC/SoCを製造する先端プロセスの開発状況を知ることができる。DACには先端SoCの設計者が集まるため、半導体製造受託事業者（いわゆるシリコンファンドリー）が自社の先端プロセスをアピールするからだ。
今回のDACでは、微細化競争でしのぎを削る台湾TSMCと韓国Samsung Electronics社がそれぞれ、先端プロセスの状況を報告した。最初にTSMC。同社のWilly Chen氏（Deputy Director, Design & Technology Platform、Design Infrastructure Marketing Division）がDAC会場の近隣ホテルで行われたイベント「Designing with Leading-edge Process Technology, CPU Cores, and Tools」（TSMCと英Arm社、米Synopsys社が共催）に3年連続で登壇し（関連記事1）、7nm FinFETプロセス「N7」以降の状況を語った。N7で製造するウエハーはすでに18製品分を出荷した。2018年末までにN7で作るICのテープアウト（設計完了）数は50を超えるとし、旺盛な需要があることをアピールした。N7はEUVを使わないプロセスだが、一部の層にEUVを使う7nm FinFETプロセスが「N7＋」である。
「N7＋」は「N7」に対して、集積度が20％向上し、消費電力が10％低減するという。EUVの効果は期待ほどではないが、「N7＋ではN7からの移行が容易になることを重視した」（Chen氏）とする。N7+向けの設計フロー（EDAツールのセット）の整備は完了しており、2018年中には複数のテープアウトが予定されているという。2019年には量産を開始する計画である。同氏が見せたN7+向けのフローでは、EUV層向けの処理がN7のそれとは異なっていた。
