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 三菱電機は、SiC(炭化ケイ素)パワー半導体を低コストに高耐圧かつ低損失にする製造技術を開発した。チップ面積を小さくできるトレンチ構造のMOSFETにおいて、耐圧の低下につながる要因を緩和する構造を簡素な製造プロセスで実現する。家電や電気自動車(EV)、産業機器への搭載を狙っており、2021年以降の実用化を目指す。

 SiCに関する国際会議「ICSCRM2019(International Conference on Silicon Carbide and Related Materials 2019)(2019年9月29~10月4日、京都市)で同社が発表した(講演番号:Mo-1A-02、Mo-1A-03、同社の報道発表資料)。

 開発したプロセス技術は、トレンチ構造のSiC-MOSFETで課題となる電界集中を抑制するデバイス構造を形成する。トレンチ構造では、溝を掘って側壁部にデバイスを形成することでチップ面積を削減する手法としてパワー半導体で広く使われている(図1)。ただし構造上、ソース-ドレイン間にかかる電圧による電界が、トレンチ底部に集中する。この電界集中によって、トレンチ内に形成するゲート電極周囲の絶縁膜(ゲート絶縁膜、ゲート酸化膜)が絶縁破壊しやすくなって、耐圧が下がってしまう。今回、この課題などの解決に向けて3つの技術を組み合わせた。

図1 トレンチ構造の断面図
図1 トレンチ構造の断面図
左のプレーナー型に比べて、右のトレンチ型の構造では、チャネル当たりの面積を縮小できる。(図:三菱電機)
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