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 この構造を採用することにより、各チップレットのチップ面積を小さくできるため、チップの製造歩留まりが上がり、大規模システムを低コスト化できる。アクティブ・インターポーザーには、チップレット間の配線やメモリー・コントローラー回路、システムIO(入出力)、DFT(design for test)回路などを形成する。チップレットは28nm世代のFD-SOIプロセス、アクティブ・インターポーザーは65nm世代のCMOSプロセスでそれぞれ製造する。チップレットのチップ面積は22mm2と小さく、コスト低減に寄与する。アクティブ・インターポーザーのチップ面積は200mm2と大きいが、トランジスタ数が少なく、65nm世代という枯れた製造技術を使えるため、これもシステム・コストの低減に威力を効果的という。

CEA-LETI-MINATECらがISSCC 2020で発表した96コアのメニーコア・プロセッサー
CEA-LETI-MINATECらがISSCC 2020で発表した96コアのメニーコア・プロセッサー
(図:ISSCC)
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 チップレットとアクティブ・インターポーザーの間の3次元実装は、アクティブ・インターポーザーの回路面を上に、チップレットの回路面を下にする、いわゆるFace-to-face方式を採用し、両者を20μmピッチのマイクロバンプで多点接続する。これにより、3次元接続インターフェースのデータ転送速度は3Tビット/秒/mm2と超高速伝送を実現した。アクティブ・インターポーザーの下にはパッケージ基板を採用し、アクティブ・インターポーザーに40μmピッチのSi貫通ビア(TSV:through silicon via)を設けることで、アクティブ・インターポーザーの回路とパッケージ基板の配線をつなぐ。

 CEAらによると、今回開発した技術は512コアまでスケーラブルに実現可能との見通しを得ているという。