複数のチップレットを1つのパッケージに収容するSoP（System on a Package）のチップレット間通信方式の標準化を目指し、業界10社が新たなコンソーシアムを立ち上げたと、2022年3月2日（米国時間）に発表があった（図）。設立したのは以下の10社（ABC順）。台湾Advanced Semiconductor Engineering、米Advanced Micro Devices、英Arm、米Google、米Intel、米Meta Platforms、米Microsoft、米Qualcomm、韓国Samsung Electronics、台湾TSMCである。
クラウドサービス企業が使う先端ICを中心に、すべての回路を1つのチップに集積するSoC（System on a Chip）ではなく、複数のチップレットを1つのパッケージに収めるSoPが普及を始めている。今回のコンソーシアムは、チップレット間インターコネクト規格の標準化によって、オープンなチップレットエコシステムを構築することを狙う。コンソーシアム設立発表と同日に、「Universal Chiplet Interconnect Express（UCIe） 1.0」の仕様が公開になった。UCIe 1.0は、PCI ExpressとCXL（Compute Express Link）をベースにした、ダイ間接続の物理層とプロトコル層、およびソフトウエアスタックをカバーする。Intelによれば、この仕様は同社が開発して寄贈したもので、今回のコンソーシアム設立の全メンバーがそれをUCIe 1.0として承認したという。
なお、UCIeの仕様は、既存のチップ/チップレットのインターフェース規格（例えば、HBM2メモリー）の置き換えを狙ったものではない。従来独自の物理層とプロトコル層で実装されていたさまざまなインターフェースを標準規格化することで、複数のチップレットを組み合わせたSoPの開発時に設計と検証の手間を削減しようという試みである。
市場には、SoP設計と検証の手間削減に向けたIP（Intellectual Property）コアが複数ある。例えば、米Synopsysの「DesignWare Die-to-Die IP Solution」や、米Cadence Design Systemsの「UltraLink D2D PHY IP」、米Rambusの112Gビット/秒XSR/USR規格対応物理層IPコア、米CEVAのチップレット間通信をセキュアーにするIPコア「Fortrix SecureD2D IP」などである。
また、今回のコンソーシアム発足以前にも、チップレット周りでは複数の標準化の試みがある。例えば、スウェーデンAntmicroとGoogle、米zGlueの3社が20年にOpen Chiplet Initiativeという取り組みを始めたが、残念ながらあまり活発にならず、zGlueは事業を終了した。プロトコル層の標準化は「米CCIX（Cache Coherent Interconnect for Accelerators） Consortium」が手掛けているが、このコンソーシアムが目指していたチップ間接続およびアクセラレーター－メモリー接続の標準化のうち、アクセラレーター－メモリー接続はCXLに代替されつつあり、このコンソーシアムの動きもあまり活発になっていない。
さらに、UCIeと似た規格として、OCP（Open Compute Project）の「ODSA：Open Domain-Specific Architecture」がある。ただし、ODSAに携わっている企業のほとんどがUCIeの設立のメンバーでもあり（これはCCIXも同じ）、標準化の主流が今後、UCIeに移る可能性がある。
