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 キオクシアは、3次元NAND型フラッシュメモリー「BiCS FLASH」の第5世代となる112層積層プロセスを適用したチップを試作し、基本動作を確認した(ニュースリリース)。試作したチップは3ビット/セル(TLC)で、メモリー容量は512Gビット(64Gバイト)である。同社は、このチップのサンプル出荷を2020年第1四半期に始める予定。

今回試作したチップ
今回試作したチップ
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 今回の試作チップは、回路技術やプロセスを最適化することで、チップ面積の小型化を図った。96層積層プロセスを用いたBiCS FLASHのメモリーセルと比べて、単位面積当たりのメモリー容量を約20%高めたという。これにより1枚のSiウエハーから生産されるメモリー容量を増やし、ビット当たりのコスト削減を実現したとする。また、インターフェース性能を50%向上させ、プログラム(書き込み)やリード(読み出し)の高速化も実現したという。

 なお、今回の第5世代3次元フラッシュ・メモリー・プロセスを用いたチップは、米ウエスタンデジタル(Western Digital)と共同で開発した(Western Digitalのニュースリリース)。今後、キオクシアの四日市工場(三重県)、および北上工場(岩手県)での製造を予定している。新製品の市場投入により、需要拡大を続けるデータセンター向けSSD(ソリッドステートドライブ)やエンタープライズSSD、PC向けSSD、スマートフォンなどへの展開に加えて、5G(第5世代移動通信システム)ネットワーク、人工知能(AI)、自動運転などによって喚起される新たな需要にも対応していくという。