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 東芝デバイス&ストレージとジャパンセミコンダクターは、車載機器や産業機器、家電製品のモーター駆動・制御に使われるアナログパワーICの設計技術を開発した(ニュースリリース)。アナログICのnチャネルLDMOS(Laterally Double Diffused MOS)トランジスタのセルレイアウト設計技術である。この技術は、いわゆる職人技的で試作の無駄が多かった従来手法を、体系的で開発効率が高い手法に置き換えることを狙って開発した。新しい設計手法によって、回生電流が発生した際のLDMOSの負入力耐性を40%向上させながら、十分な必要なESD(Electro-Static Discharge)耐性も持つ設計を選択できた。

0.13μmのアナログパワーIC向けプロセスのロードマップ
0.13μmのアナログパワーIC向けプロセスのロードマップ
今回開発した設計技術は第4世代の「CD-0.13G4」と「BiCD-0.13G4」から適用を始める。次の第5世代のプロセスでは不揮発性メモリーも製造できるようになる。東芝デバイス&ストレージとジャパンセミコンダクターのスライド
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 東芝デバイス&ストレージは、今回の技術の詳細を、2020年9月13日~18日にオンライン開催されたパワー半導体の国際学会「IEEE International Symposium on Power Semiconductor Devices and ICs(ISPSD) 2020」においてポスター発表した(タイトルは「Investigating the Highly Tolerant LDMOS Cell Array Design against the Negative Carrier Injection and the ESD Events」)。今回の技術は、アナログパワーICに向けた0.13μm第4世代プロセス「CD-0.13G4」と「BiCD-0.13G4」から適用を始める。

 ポスター発表した同社の小松香奈子氏(半導体事業部 システムデバイス事業統括部 アナログ・プロダクト部 アナログデバイス技術担当 スペシャリスト)によれば、アナログICのnチャネルLDMOSトランジスタの重要特性は負入力耐性とESD耐性だという。これら2つはどちらもLDMOSのセルレイアウトに関連することが知られている。セルレイアウトとは、LDMOSトランジスタの内部構造を指す。大電流を流すLDMOSトランジスタは、ガードリングの中に多数の小さなトランジスタ(これが、セル)を含む構造を取る(個数は必要な電流値で異なる)。

 同じセル数でも、セルの並べ方やガードリングの寸法(これらがセルレイアウト)によって各種特性が変化する。上述した負入力耐性とESD耐性もセルレイアウトによって変わること、さらにこれら2つの耐性がトレードオフの関係にあることが知られている。すなわち、どちらかの耐性を上げると、もう一方の耐性が下がってしまう。現在は、熟練設計者の経験などに頼ってセルレイアウトが決められているため、勢い試作数が増えてしまう、といった課題があった。

LDMOSトランジスタの構造と2つの重要な特性
LDMOSトランジスタの構造と2つの重要な特性
負入力耐性は、LDMOS(上図では左側のInjector)が周辺素子(上図では右側のSensor)に及ぼす影響に関係する。ESD耐性はLDMOS自身が被る影響に関係する。東芝デバイス&ストレージのスライド
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