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 東芝デバイス&ストレージとジャパンセミコンダクターは、pチャネルLDMOS(Laterally Double Diffused MOS)トランジスタの耐圧劣化のメカニズムを解明した(ニュースリリース)。このLDMOSトランジスタは自動車や産業機器のモーター駆動に使うアナログICに集積されるもので、今回のメカニズム解明によって、こうしたアナログICの信頼性向上が狙えるという。

 東芝デバイス&ストレージは、解明したメカニズムの詳細を、2020年9月13日~18日にオンライン開催されたパワー半導体の国際学会「 IEEE International Symposium on Power Semiconductor Devices and ICs (ISPSD) 2020」でポスター発表した。ポスターのタイトルは「Investigation of the Breakdown Voltage Degradation under Hot-Carrier Injection in STI-based PchLDMOS Transistors」である。

 発表者の東芝デバイス&ストレージの葛西紘貴氏(半導体事業部 システムデバイス事業統括部 アナログ・プロダクト部 アナログデバイス技術担当)によれば、pチャネルLDMOSトランジスタの信頼性に関しては、ゲート絶縁膜破壊に関する研究が多かったという。今回葛西氏らは、ゲートにオン-オフの中間電位を長時間印加するDAHC(Drain Avalanche Hot Carrier)ストレスを与えていき、破壊の前に起こる耐圧劣化に着目した。

pチャネルLDMOSトランジスタ(ドリフト型)の構造と耐圧劣化
pチャネルLDMOSトランジスタ(ドリフト型)の構造と耐圧劣化
東芝デバイス&ストレージのスライド
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 これまでに発表された、DAHCストレスによる破壊の研究では、素子間・電極間を分離する領域である「STI(Shallow Trench Isolation)」の角ばかりに目が向けられていたという。今回、葛西氏らは、STIの角だけでなく、STIの底も考慮したところ、耐圧劣化の発生メカニズムを説明できることが分かったという。その説明は以下の通りである。

 DAHCストレスがかかると、電界の強いSTI角で電子正孔対が生成される。STI角では水平方向の電界が強く、生成された電子はソースに向かって流れる。STIの底では電子をSTI側に引き寄せる電界が存在しており、STIの底に電子が多数トラップされる。STI底にトラップされた電子がLDMOS内の電界バランスを変化させる(STI角の電界が強まる)。その結果、耐圧が低下する。これまで無視していた「STI底に電子がたまること」を考慮してシミュレーションすると、耐圧低下が再現され、解明したメカニズムが正しいことが分かった。

耐圧劣化のメカニズム(1)
耐圧劣化のメカニズム(1)
DAHC(Drain Avalanche Hot Carrier)ストレス電圧を印加した際の電界分布とインパクトイオン化分布。東芝デバイス&ストレージのスライド
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耐圧劣化のメカニズム(2)
耐圧劣化のメカニズム(2)
シミュレーションで耐圧劣化を再現(右)。東芝デバイス&ストレージのスライド
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