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 米Intelは、ストラクチャードASIC(ゲートアレイ)の新製品「eASIC N5X」(開発コード名:Diamond Mesa)を発表した(ニュースリリース)。2018年にIntelが米eASICを買収してから初めて開発されたストラクチャードASICであり*1、IntelのFPGA製品(StratixやAgilex*2)との高い互換性を持っていることが最大の特徴とする。

ストラクチャードASICの新製品「eASIC N5X」のパッケージ例
ストラクチャードASICの新製品「eASIC N5X」のパッケージ例
Intelの写真
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 当初はFPGAで開発した設計をストラクチャードASICで作り直すことでチップ面積が小さくなり、チップ単価を下げたり、消費電力を低減できたり、小さなパッケージに封止できたりする。同社によれば、移行によって消費電力は最大で半減できるという。移行を容易にするために、新製品は同社のFPGA製品との互換性を高めた。例えば、最近のハイエンドFPGAに集積されることが多いArmコアを新製品のeASIC N5Xでもハード・タイプ・コアとして集積する。また、セキュリティー処理回路もハード・タイプ・コアで集積している。

「eASIC N5X」の概要
「eASIC N5X」の概要
Intelのスライド
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 eASIC N5Xは台湾TSMCの16nmプロセスで製造する。Intelに買収される前のeASIC時代には45nmプロセスと28nmプロセスで造る製品しかなかったので、微細化した。内部ロジックアレーの規模は最大約880万ロジックエレメント。外部I/Oには32Gビット/秒のトランシーバーを集積する。ハード・タイプ・コアのArm Cortex-A53を4個集積する(4個のCortex-A53は、Stratix 10 SXやAgilexも集積)。このCortex-A53は、DDR4/LPDDR4/LPDDR4X対応のメモリーコントローラー(PHY内蔵)と共にHPS(Hard Processor System)として集積されている。eASIC N5Xは内部ロジックアレーの規模などが異なる5製品からなる。

「eASIC N5X」はTSMCの16nm FinFETプロセスで製造
「eASIC N5X」はTSMCの16nm FinFETプロセスで製造
Intelのスライド
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「eASIC N5X」5製品の主な仕様
「eASIC N5X」5製品の主な仕様
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「eASIC N5X」のチップ構造
「eASIC N5X」のチップ構造
左下に4つのCPUコア「Arm Cortex-A53」とメモリーコントローラー(PHY内蔵)をハード・タイプ・マクロとして集積する「HPS(Hard Processor System)」がある。Intelのスライド
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