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 トランジスタの性能向上には、配線構造の改善も必要だ。これまでトランジスタ層の上に10層以上の配線層を形成して電力を供給していたが、回路の集積度が高まるにつれてそれらを接続する配線も複雑・膨大になり、微細化の妨げになっていた。新しいアプローチとして裏面側から電力を供給する構造を設けることで、前面側の配線設計の柔軟性を高められるとした。ファンデンホーブ氏は通常の配線層の裏面側からナノスルーシリコンビアを使って接続した事例を紹介した(図4)。将来はトランジスタを積層して微細化を進めるのに役立つと期待されている。

図4 裏面からの電力供給で配線層の柔軟な設計を実現する
図4 裏面からの電力供給で配線層の柔軟な設計を実現する
(出所:imec)
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 イベントではimecのほかに複数の半導体関連企業も講演を開いた。ASMLのCEOであるPeter Wennink(ピーター・ウェニンク)氏は、EUV露光装置が「今後15~20年にわたって業界の発展を後押しするだろう」と語り、次世代EUV露光装置の開発状況を紹介した。「1.4nm世代以降を実現するために、強力なコラボレーションが必要だ」とも述べ、さまざまなパートナー企業との連携の重要性を訴えた。

 ウェニンク氏は「EUV露光装置は地球上で最も複雑な機械で、高価なものは1億6000万ユーロ(約210億円)になる」と説明。今後さらなる微細化に向けて、NA(開口数)=0.55のHigh-NA EUV露光装置の開発を進めていくとした(図5)。

図5 ASMLのCEOのPeter Wennink(ピーター・ウェニンク)氏(左)と、高開口数(High-NA)のEUV露光装置
図5 ASMLのCEOのPeter Wennink(ピーター・ウェニンク)氏(左)と、高開口数(High-NA)のEUV露光装置
(出所:ASML)
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 17日の講演では微細化以外にも半導体の性能を高める技術を紹介した。複数のチップ同士を積み重ねる「3次元実装」は、演算を担うロジックとデータを記憶するメモリーを3次元的に接続する場合などに効果を発揮する。互いの距離を短縮でき、チップ間の高速通信や省電力化に役立つ(図6)。コンピューターの基本構成であるノイマン型プロセッサーだけでなく、脳神経細胞の動きを模した脳型チップの開発なども期待される。

 ファンデンホーブ氏は「さまざまな要素を組み合わせたシステム全体を最適化することで現在の限界を乗り越え、新しい破壊的な革新が可能になる」と述べた。

図6 半導体の高性能化に向けた3次元実装の例
図6 半導体の高性能化に向けた3次元実装の例
(出所:imec)
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