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 SCR大喜利、今回からのテーマは「TSVの真価を量る」である。TSVの実用化によって期待できること、TSVが実用化したとしても期待できないことを、“Mooreの法則”に沿って進化し続けてきた半導体とその利用技術の経緯を踏まえながら、議論している。今回の回答者は、慶應義塾大学の田口眞男氏に、TSV時代のスケーリング則、あるべきビジネスモデルの姿などを詳細に検討していただいた。

田口 眞男(たぐち まさお)
慶應義塾大学 特任教授
田口 眞男(たぐち まさお)
1976年に富士通研究所に入社とともに半導体デバイスの研究に従事、特に新型DRAMセルの開発でフィン型のキャパシタ、改良トレンチ型セルの開発など業界で先駆的な役割を果した。1988年から富士通で先端DRAMの開発・設計に従事。高速入出力回路や電源回路などアナログ系の回路を手掛ける。DDR DRAMのインターフェース標準仕様であるSSTLの推進者であり、命名者でもある。2003年、富士通・AMDによる合弁会社FASL LLCのChief Scientistとなり米国開発チームを率いてReRAM(抵抗変化型メモリー)技術の開発に従事。2007年からSpansion Japan代表取締役社長、2009年には会社更生のため経営者管財人を拝受。エルピーダメモリ技術顧問を経て2011年10月より慶應義塾大学特任教授。

【質問1】TSVを用いた半導体の3次元化技術には、微細化に代わって“Mooreの法則”を継続させるポテンシャルがあるのか?
【回答】ない。別のストーリーを考えるべきである

【質問2】TSVを用いた3次元化技術の応用を拡大するための条件は何か?
【回答】大手ファウンドリ会社のTSV前提ビジネス開始とエコシステムの樹立

【質問3】TSVを用いた3次元化技術が実用化することで、どのようなビジネス・チャンスが新たに生まれるのか?
【回答】センサーの高度化で機械の自動化が発達。関連ビジネスが多々生まれる

【質問1の回答】ない。別のストーリーを考えるべきである

 Mooreの法則とは、「Intel社製プロセッサーのトランジスタ数が、2年で2倍になっている」、あるいは「メモリーの集積度が3年で4倍になる」などいくつかの経験則である。そのように半導体のコストダウンが進むことを前提とする、産業界の指標とも考えられる。過去にはパターンの微細度を直接的に反映するものだったが、近年のメモリーでは単位あたりの実効的ビット数など物理的な密度よりも論理的な密度に解釈が拡大されているようである。さらに3次元ICにおいては、半導体の延べ面積ではなく、床面積当たりと考えるようであり、この変化にこそ今回の課題の全てが集約されていると思う。

 まず集積回路の起源を考えてみよう。部品を高密度に実装するための手法のひとつに、小さなプリント基板に搭載した後で何段か積み上げて側面に配線を通す、マイクロモジュールという方式があった。これに対し、積み上げるよりも平面上に全てを配置して、抵抗もコンデンサもトランジスタも同じ工程で作ってしまうのが半導体集積回路の概念である。印刷するようにリソグラフィ工程で素子も配線も形成できることから、生産効率が圧倒的に高かったことと、微細化すれば回路性能が向上するだけでなくコストも下がる相乗効果があった。このためエレクトロニクスの基幹技術となったのである。

 その発展を経験則としたのがMooreの法則であり、これはあくまでも2次元の部品配列を前提としたものだ。TSVをはじめ三次元実装は、基板を複数枚用い先祖帰りするようなものであるから、Mooreの法則を適用する根拠は無いと思う。3次元化はMooreの法則をキープするためではなく、3次元ならではの特徴、しかも他に手段が無い場合や代替手段よりも優れた性能を発揮できる場合に意義がある。具体的には異なった製造プロセスのチップ同士の高速・低消費電力接続などであり、これはトランジスタ数とは関係ない。