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平面トランジスタの延命を図る
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高いトランジスタ性能を実証
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nMOSとpMOSの特性
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 韓国Samsung Electronics社は、SoC(system on a chip)向けのプレーナ(平面)トランジスタを、14nm世代以降へ延命できる可能性があるとの見方を示した(論文番号3.5)。従来、14nm世代以降では立体トランジスタ(FinFET)が必須との見方が支配的だったが、「FinFETを使いたくないという顧客がいればその声に応えられるように、開発を進める。基板バイアスによってしきい値電圧を動的に制御できるプレーナ技術の長所を容易には捨てられない」(Samsung社の発表者)とした。

 Samsung社が発表したのは、ゲート・ラスト方式のhigh-k絶縁膜/メタル・ゲートを用いた、20nm世代のSoC向けプレーナ・トランジスタ技術である。nMOSにSMT(stress memorization technique)、pMOSにリプレイスメント・ゲート(RMG)やSiGeソース・ドレインなどの技術を用いて、ゲート・ファースト方式よりも高いトランジスタ性能を得た。ゲート幅を60nmにまで縮小した結果、電源電圧が0.9VのときにnMOSで1.45mA/μm、pMOSで1.3mA/μm(オフ・リーク電流は100μA/μm)のオン電流が得られた。これは20nm世代のFinFETをしのぐ性能という。

 今回、とりわけ工夫を施したのはpMOSのSiGeソース・ドレイン部。形状の工夫や接合界面の制御によって、ゲート間ピッチを短くしたときに高い電流駆動能力が得られるようにした。ソース・ドレイン部の形成にはプレーナ・トランジスタ向けの従来技術を踏襲できることから、寄生容量の増大などの問題を招きにくいという。nMOSではSMTを導入することなどに伴うしきい値電圧のばらつきが懸念されたが、実際にはゲート・ファースト方式と同程度のばらつきに抑えることができた。