EDSF,参加者数13%減で踏ん張る

1月下旬にパシフィコ横浜で開催された展示会「EDS Fair2009」と国際会議「ASP-DAC 2009」は,不況の影響を受けて参加者数が前回に比べて減少した。(記事を読む02/18 19:47

処理時間1/5というタイミング解析ツール,米CLK D-Aが出展

半導体プロセスの微細化が進むにつれて,回路動作のタイミング検証に要するコスト増大が問題となってきている。LSIに集積できる回路規模の増大や,タイミング検証に使用する解析条件数(コーナー条件数・動作モード条件数)の増加がその背景にある。このため,高速な…(記事を読む02/14 01:04

半導体の知的財産を守る技術を一括して提供,カナダCerticom

製造コスト低減や市場への早期投入を狙い,半導体メーカーは世界各地に製造拠点を展開するようになった。これにつれて,半導体の製造や流通の過程で,知的財産や技術情報が漏洩しないように対策を打つことが重要になってきた。(記事を読む02/09 17:16

FPGA/PLDの課題と未来を,設計者,チップ・メーカー,EDAベンダーが議論

パシフィコ横浜で開催された「EDSFair 2009」。その1日目(1月22日)の特設ステージ「セッション2」では,FPGA/PLDをテーマにしたパネル討論会があった。タイトルは,『「FPGA/PLDの未来と課題を探る」~ ユーザーの視点からFPGA…(記事を読む02/08 00:50

雑音に悩まされない設計を目指したパネル討論会,聴衆を交えて激論

雑音に悩まされない設計の実現に向けて,国内の設計者とEDAベンダー幹部が議論した。この議論は,「EDSFair 2009」(パシフィコ横浜で開催)の特設ステージで,パネル討論として1月22日に行われた。聴講者は225名にのぼり,聴衆からも多数の質問が…(記事を読む02/06 22:00

埋め込みメモリー向けを新発売,キャラクタライズ・ツールの米Altos

半導体集積回路のタイミング解析(遅延解析)を行うためには,セルのキャラクタライズと呼ばれる処理が事前に必要になる。キャラクタライズとは,タイミング特性情報を抽出しライブラリ化すること言う。(記事を読む02/05 21:31

第3世代の配線RC抽出ツール,新興ベンダー2社が出展

米Silicon Frontline Technology, Inc.(SFT)と米Pextra Corp.は,それぞれ第3世代のLSI配線寄生RC抽出ツールを,EDS Fair2009の「新興ベンダエリア」に出展した。SFTの製品名は…(記事を読む02/05 21:00

ナノ世代物理設計フォーラム,製造バラつきへの設計処方箋を議論

LSIの製造バラつきを考慮した設計のあり方を探ろうと,「ナノ世代物理設計フォーラム」が開催された。このフォーラムはEDS Fair 2009に併催される形で,システム・デザイン・フォーラムの1セッションとして,2009年1月23日の午後にパシフィコ横…(記事を読む02/04 17:09

「SystemVerilogの検証メソドロジって,どうなの」に答えたセッション

EDS Fair2009の特設ステージで,機能検証のセッション『検証メソドロジ入門から超並列計算機向けインターコネクトへの適用事例まで~仏作って魂を入れる検証~』が1月23日に開催された。会場には立ち見を含め,230名を超える聴衆が集まり,Syste…(記事を読む02/04 01:49

「いわば逆引き辞典」,米Jasperがフォーマル検証技術を使った設計者向けRTLデバガを発表

米Jasper Design Automation, Inc.は,設計者がRTL設計結果をデバグするためのEDAツール「ActiveDesign」を発表した。同社の国内総代理店を務めるサイバーテックがEDS Fair2009(1月22日と23日にパシ記事を読む、02/03 00:29