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試作した3次元積層デバイス
試作した3次元積層デバイス
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信頼性評価の結果
信頼性評価の結果
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 Wide I/Oメモリとロジック・チップのTSV(Si貫通ビア)ベース3次元構造パッケージの実用化に向けた試作評価が米Qualcomm社で着々と進んでいる。Qualcomm社のDong Wook Kim氏は、最大4枚までのWide I/Oメモリと28nm世代のロジック・デバイスを積層してTSVで接続した3D-TSV構造の開発成果について、半導体パッケージ技術の国際学会「2013 Electronic Components and Technology Conference(ECTC)」(2013年5月28~31日、米国ラスベガス)において世界で初めて報告した。論文タイトルは「Development of 3D Through Silicon Stack (TSS) Assembly for Wide IO Memory to Logic Devices Integration」。

 従来のLPDDRメモリのバス幅が32ビットでバンド幅に限界があったのに対して、Wide I/Oメモリは512ビットのバス幅を持ち、低消費電力で広いバンド幅を実現できるモバイル機器向けの高速メモリである。このメモリのバンプはJEDECで標準化されており、40μmピッチで1200ピンのマイクロピラーがグリッド状に配置されている。

 Qualcomm社は米Amkor Technology社と協力してWide I/Oメモリと28nm世代のロジック・チップを積層したデバイスを試作し、製造上の課題と信頼性の課題について報告した。今回は、ロジック・チップがメモリ・チップよりも小さいために、ロジック・チップをパッケージ基板(substrate)に実装し、その後メモリ・チップを接続するというD2S(die to substrate)/D2D(die to die)の2段階積層方法を用いて試作した。

 残念ながら、Dong Wook Kim氏はここまでの前段階説明で持ち時間を使い果たしてしまい、発表を打ち切られてしまった。以下の肝心な内容は論文から抽出したものである。

 製造上の課題として第1に挙げられるのは、ウエハーのハンドリングと出荷搬送中のダメージの防止である。フィルム・フレームに張り付けたウエハーを運搬する専用キャリアを設計し、ウエハーへのストレスを防いだ。

 第2に挙げられるのは、積層チップの反り抑制である。積層チップの反りは基板や材料に影響されるため、組み立て条件や材料の選択には十分注意する必要がある。

メモリ積層技術にも工夫