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「CoWoS」の構造(論文8-3から引用)。
「CoWoS」の構造(論文8-3から引用)。
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 半導体パッケージ技術に関する国際学会「2013 Electronic Components and Technology Conference(ECTC)」(2013年5月28~31日、米国ラスベガス)の2日目、セッション8「3D Reliability and Packaging Challenges」では、台湾TSMC(Taiwan Semiconductor Manufacturing Co., Ltd.)が同社の2.5次元LSI技術「CoWoS(Chip-on-Wafer-on-Substrate)」の信頼性評価結果について報告した(講演番号8-3)。講演タイトルは「Reliability Characterization of Chip-on-Wafer-on-Substrate(CoWoS) 3D IC Integration Technology」。

 CoWoSはTSVベースのSiインターポーザ上に論理チップやメモリ・チップなどを並べて配置する2.5次元LSI技術。薄化する前のSiインターポーザ・ウエハーに論理チップやメモリ・チップをマイクロバンプで接続した後、ウエハーを薄化してTSV端子を露出させ、C4バンプを形成後、個片化してパッケージ基板に搭載する。

 今回はCoWoSの信頼性を評価するため、Siインターポーザ(26mm×24mm)の上に、28nm世代の論理チップ(24mm×14mm)を1枚、40nm世代のチップ(12mm×7mm)を2枚搭載したテスト・ビークルを試作した。ここで、40nm世代のチップはHBM(high bandwidth memory)DRAMを想定したもので、1024端子のマイクロバンプで接続している。またSiインターポーザは0.8μmピッチの3層Cu配線と、5μmピッチの1層Al再配線層で構成した。

 各種信頼性評価を行った結果、インターポーザ内Cu配線の信頼性に関してTSVによる悪影響は確認されなかった。デバイス全体のコンポーネントレベルの信頼性評価では各種信頼性基準をクリアし、ボードレベルの信頼性評価では0~100℃、6000回の熱サイクル試験に合格した。28nmチップに180W、40nmチップに9Wの計約200Wを投入するパワー・サイクル試験や、機械的な衝撃試験なども実施している。

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