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 パナソニック 先端技術研究所は、ニューラル・ネットワークへの応用が可能な強誘電体メモリスタをCMOS回路上に集積した結果について「2013 Symposia on VLSI Technology and Circuits」(2013年6月11~14日、京都市)で発表する(講演番号T16-2)。講演タイトルは「Neural Network Based on a Three-Terminal Ferroelectric Memristor to Enable On-Chip Pattern Recognition」。

強誘電体メモリスタをCMOS回路上に集積(パナソニックの資料)
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 パナソニックは強誘電体メモリスタの基本技術を、2010年6月に発表済みである(リリース)。強誘電体メモリスタは薄膜トランジスタ(TFT)のゲート絶縁膜を強誘電体に置き換えた構造を採り、ゲート電圧によって強誘電体の分極状態を変え、ソース-ドレイン間の抵抗値をアナログ値(階調データ)として制御できる。また、ゲート電圧をオフにしても強誘電体の分極によって階調データを長期間(約3カ月半)保持できる。

階調データを長期間保持(パナソニックの資料)
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 このようなデバイスを製造する場合、強誘電体層と半導体層の界面制御が重要になる。このため、2010年にパナソニックが発表したデバイスでは、基板、ゲート電極、強誘電体層、半導体層のすべてに格子定数が互いに近い材料を選択し、各層の結晶方位を揃えることで良好な界面を実現していた。具体的には、単結晶SrTiO3基板上にPtゲート電極、PZT強誘電体層、ZnO半導体層をそれぞれ結晶成長させていた。なお、ソース・ドレイン電極にもPtを用いた。

強誘電体メモリスタの構造(パナソニックの資料)
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 これに対し、今回のようにCMOS回路上に強誘電体メモリスタを集積する場合は、基板に相当する部分がアモルファスの層間絶縁膜になってしまうため、結晶方位を揃えることが難しい。そこで今回はPtゲート電極の上に、SrRuO3シード層を導入することによって、PZT強誘電体層、およびZnO半導体層の結晶性を高めた。

CMOS回路上に集積(パナソニックの資料)
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 また、PZT強誘電体層は結晶品質を高めるために250nmと厚めにしている。このため、ソース-ドレイン間の距離は5μmとやや大きい。ゲート幅は200μmである。今後、高集積化するためには、ソース-ドレイン間の距離を短くする必要があるという。なお、単結晶SrTiO3基板を用いた実験ではソース-ドレイン間の距離を60nmまで微細化できることを確認済みとする。

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