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パイプライン・アーキテクチャのA-D変換器の構成(論文C8-1から)
パイプライン・アーキテクチャのA-D変換器の構成(論文C8-1から)
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Broadcom社のA-D変換器のアンプ技術
Broadcom社のA-D変換器のアンプ技術
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Oregon State UniversityとベルギーIMECによるリングアンプ(その1)
Oregon State UniversityとベルギーIMECによるリングアンプ(その1)
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Oregon State UniversityとベルギーIMECによるリングアンプ(その2)
Oregon State UniversityとベルギーIMECによるリングアンプ(その2)
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 「2013 Symposium on VLSI Circuits」(2013年6月12~14日、京都市)のセッション8「Pipeline ADCs」は、基調講演直後というタイミングの良さもあったと思われるが、会場は満員で立ち見が出るほどの盛況だった。各論文に対して活発な質疑応答が繰り広げられ、時間枠を超えて質問者が列をなす状態だった。質問内容は、具体的な設計値など技術の詳細にかかわるものが多く見られ、参加者の関心の高さを示していた。

 VLSI回路シンポジウムにおいて、パイプライン・アーキテクチャのA-D変換器(図1を参照)が独立セッションに返り咲いたのは2年ぶり。ナイキストA-D変換器の分野は、近年はSuccessive Approximation Register(SAR)型A-D変換器の発表件数が増加傾向にある中で押され気味だったが、今回は5件の論文が発表された。その中身は、タイムベースやバケットブリッジなど多様な技術を用いたものだ。

 米Broadcom社は、分解能12ビット、変換速度5.4GS/s、消費電力500mWの高精度・超高速A-D変換器を発表した(講演番号:C8-1)。この発表の目玉技術はアンプ(図2)であり、レベルシフト用容量を用いてpMOSとnMOSの2組の入力差動対を適切に組み合わせて動作させ、電力効率を高めた。さらに重要なポイントとして、トランスコンダクタンスの直線性を保持できる範囲を広げることにより、シンプルなデジタル補正で十分にその効果を上げて高精度化を実現している。

 2件目は、米Oregon State UniversityとベルギーIMECからの発表で、SNDRが75.9dB、変換速度が20MS/s、消費電力が2.96mWの低消費電力A-D変換器を報告した(講演番号:C8-2)。同論文の著者がリングアンプを用いたA-D変換器を発表するのは今回が3回目である(従来は2012年のISSCCとVLSI回路シンポジウムで発表していた。著者の当時の所属はOregon State University)。

 リングアンプは、発振動作を利用して非常に高速な応答を得つつ、その役目が完了した時点でぴたっと発振を止めるという技術だ。ただし、回路の振る舞いを理解するのはなかなか大変で、著者の既刊論文(IEEE Journal of Solid-State Circuits, Vol.47, No.12, Dec.2012)では、回路はシンプルだがその動作解析は非常に難解だと本人も認めている。ぴたっと止めた状態の精度を確保するために、前回の発表では一般的なアンプを補助的に用いていた。今回はその回路もリングアンプで実現することにより、電力効率をさらに向上させて低消費電力化を実現した(図3、図4)。