PR
Intel社のAlan Gara氏(Intel Fellow, Chief Architect - Exascale Systems)
Intel社のAlan Gara氏(Intel Fellow, Chief Architect - Exascale Systems)
[画像のクリックで拡大表示]
新型不揮発性メモリの候補
新型不揮発性メモリの候補
[画像のクリックで拡大表示]
スピン磁化反転(STT)技術で回路を小型に
スピン磁化反転(STT)技術で回路を小型に
[画像のクリックで拡大表示]
エネルギー効率を高める「Near-Threshold Voltage(NTV)」技術
エネルギー効率を高める「Near-Threshold Voltage(NTV)」技術
[画像のクリックで拡大表示]
プロセサとメモリをTSVで3次元積層化
プロセサとメモリをTSVで3次元積層化
[画像のクリックで拡大表示]
プロセサとメモリの積層品を並べたシステム・ボード
プロセサとメモリの積層品を並べたシステム・ボード
[画像のクリックで拡大表示]

 米Intel社のAlan Gara氏(Intel Fellow, Chief Architect - Exascale Systems)は、2020年ごろの実現を目指すエクサスケール・コンピューティングに必要な技術について「Intel Developer Forum 2013」(2013年9月10~12日、米国・サンフランシスコ)で講演した(講演番号:SPCS007)。講演タイトルは「Technology Insight:The Path to Exascale Computing」。講演者のGara氏は米IBM社でスーパーコンピュータ「Blue Gene」のチーフ・アーキテクトを長年務めた経歴を持つ。

 同氏はまず、メモリ技術の重要性について指摘した。エクサスケール・コンピューティングでは大量のメモリを必要とするが、現状のDRAMではチップ面積が大きく、コストが増加しやすいという。例えば、2016年時点の8GビットDRAMのチップ面積は約100mm2と、プロセサ・コアの面積に比べて2桁も大きい。

 このため、もし既存のDRAM技術を使い続けるなら、演算に必要なメモリ容量を現状の1/10~1/20に減らす必要があるという。一方、高密度の新型不揮発性メモリが実用化された場合、演算に利用できるメモリ容量を現行のDRAMの5~10倍に高められる可能性があるという。

 また、プロセサのチップ面積を低減する上で、不揮発性のスピン磁化反転(spin torque transfer:STT)技術が有効とした。例えば、STT技術を用いた多数決演算ゲートの回路面積は36F2と、通常のCMOSゲート(824F2)の1/20以下にできるという。

 エクサスケール・コンピュータで大きな課題となっている消費電力の問題に関しては、例えばトランジスタをしきい値電圧付近で動作させる「Near-Threshold Voltage(NTV)」と呼ぶ技術が有効とする。同社はNTV技術を用いて0.28Vという低い電圧で動作するx86プロセサを「IDF 2011」で発表済みである(関連記事)。

 このほか、2020年のプロセサの方向性を二つ示した。一つは、1チップに100億個以上のトランジスタを集積する方法、もう一つは、小規模かつ低コストのプロセサとメモリをTSV(Si貫通ビア)技術によって積層した“ビルディング・ブロック”を多数並べる方法である。後者はプロセサとメモリを1パッケージに統合したものであり、外部メモリを必要としない。外部メモリを利用する従来の方式に比べて、プロセサ-メモリ間のバンド幅を1桁改善できるとした。