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従来のフロー(上)と新フロー(下) 富士通セミコンのデータ。
従来のフロー(上)と新フロー(下) 富士通セミコンのデータ。
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 富士通セミコンダクターは、28nm以降の微細プロセスで作るカスタムSoCに向けて新たな設計フローを整えた(ニュース・リリース)。従来の設計フローに比べて同一サイズのチップに搭載できる回路が33%増加し、最終レイアウト工程を最短1か月で完了できるようになるという。

 発表によれば、新フローの主なポイントは次の2つ。1つは同社が「ホワイトスペースを最小化する設計手法」と呼ぶもの。顧客の論理設計の初期段階から、同社独自の手法でフロアプランの検討や配線経路とタイミング収束性を考慮した内部バスの最適化などを行う。これにより、チップ上にトランジスタが配置されない「ホワイトスペース」を最小化して、搭載できる回路を増やせるとする。

 もう1つのポイントは、同社が「論理と物理のアーキテクチャーを協調させて最適化する独自技術」と呼ぶもの。手作業の論理変更を必要とせずにレイアウトに最適なネットリストを論理合成するという。これにより、その後のレイアウト設計工程における配線収容性やタイミング収束性が改善し、さらなる集積度の向上と開発期間の短縮が実現するとしている。

 今回のフローは、同社のカスタムSoCをRTLハンドオフ形態(いわゆるRTL受発注インタフェース)で開発する際に適用される。新規開発の受付は2014年2月に開始する予定である。

 なお、富士通セミコンは、上述の新設計フローを2013年11月20日から22日までパシフィコ横浜で開催される「Embedded Technology 2013 / 組込み総合技術展」において展示する。