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今回の製品による再利用フロー ジーダットのデータ。
今回の製品による再利用フロー ジーダットのデータ。
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 ジーダットは、再利用に特化したアナログ回路・レイアウト合成用EDAシステム「Reuse-based Analog Synthesis」を開発した(ニュースリリース)。2014年6月2日から4日まで米国サンフランシスコで開催の「51st Design Automation Conference(DAC 2014)」の展示会に出品し、デモンストレーションを行う。

 デジタル回路向けの論理合成ツールになぞらえてアナログ回路を自動生成するという"アナログ合成ツール"が市場に登場して久しい。「思ったような回路やレイアウトが生成されない」というユーザーの不評は根強く、EDAベンダーの期待よりも普及していない。ジーダットは今回の製品開発に当たりこうした声を聞くと共に、「アナログ回路では新規設計よりも既存設計の再利用を効率化したい」という要望が多いことが分かったとする。

 例えば、既設計回路を同じような微細化世代のプロセスに移植したいというケースがかなりあるという。今回の製品は既存設計からアナログ回路の特徴(例えば、差動ペア、等長配線)を抽出、設計を新たなプロセスに移植する際の参考にする。これで、「ツールが出力する設計が以前のものと全く異なる」という事態の回避を狙う。

 今回の製品のターゲットは、オペアンプやレギュレーター、コンパレーター、VCO、A-D変換器など、IC中に含まれるアナログ回路ブロック(いわゆるアナログIPコア)である。半導体メーカーや機器メーカーのIC設計部門に加えて、アナログICのファウンドリーも今回の製品の潜在ユーザーだという。「新しいプロセスの開発や既存プロセスの変更の際、回路ライブラリーの整備は、ファウンドリーの大きな負荷になっている。その軽減に今回の製品は寄与する」(ジーダット)。

回路合成とレイアウト合成からなる

 今回の製品は、回路の再設計とレイアウトの再設計の双方を扱う。このほかに、前段の処理として、PDK(process design kit)を置き替える作業を支援する。回路の再設計では、既設計回路のマクロセルを新プロセスのマクロセルに置き替えたり、トランジスタのパラメータ(L/W)の最適化を行う。この最適化では、複数のトランジスタを流れる電流の関係に着目して最適化対象のパラメーターの従属関係を求めて、解の探索範囲を狭める。これで、最適化の処理時間を大幅に短縮できるようにした。

 レイアウトの再設計では、2種類の処理が行える。主に65nm以上のノードの設計では、既設計のレイアウトに近くなるように処理する。一方65nmよりも微細なノードでは、「規則的な構造の新レイアウトを薦める」(ジーダッと)という。同社は1年前に、同構造のレイアウトに向けた自動配置配線ツール「Anchor/TXA」を発表している(日経テクノロジーオンライン関連記事)。

 今回の製品は、5つのポイントツールからなる。1つ目はPDK置き換え向けのツール、2つ目と3つ目は回路設計用で、回路図ポーティング向けのツールとL/W最適化向けのツールである。4つ目と5つ目はレイアウト設計用で、既設計に近いレイアウトの生成向けツールと規則構造レイアウトの生成向けツールである。これら5つのポイントツールを含めて今回の製品全体は「Open Access」ベースで稼働する。すなわち、米Cadence Design Systems社のアナログ設計用EDAシステム「Virtuoso」上で使える。