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 大規模LSI(SoC:system on chip)の設計が終わらず何度も変更を繰り返す,歩留まりが上がらない,製品化したがチップ面積が大きく競争力がない――LSI製造プロセスの微細化が進む中,こういった問題が頻繁に発生するようになった。その原因の一つとして,設計でバラつきや雑音を十分に考慮できないことが挙げられる。バラつきや雑音の問題を予測し,それを考慮して設計できれば,先端LSIの設計/製造で優位に立ち,LSIの競争力が格段に増す可能性がある。NECやNECエレクトロニクスで長年,アナログ回路やメモリ,SoCなどの開発に携わり,現在は台湾eMemory Technology Inc.のSenior Advisorを務める湯川 彰氏に,バラつきや雑音に関する技術の現状と今後の取り組み方を聞いた。

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