PR

連載の第14回と第15回では,LSI配線の寄生容量を削減する低誘電率(low-k)膜プロセスを取り上げる。LSI配線は,微細化とともに隣り合う配線と接近するようになって,寄生容量が増加する。この結果,信号の遅延や干渉が増えてしまう。このような問題を解決する技術として期待されているのが,low-k膜である。

 LSIの動作速度や消費電力を改善するためには,配線の抵抗や容量を削減することが欠かせない。例えば,動作速度に大きな影響を与える信号遅延は抵抗と容量の積で決まる。抵抗や容量を減らすためには,抵抗の低いCu配線と,比誘電率の低い低誘電率(low-k)膜を使う必要がある。高速のマイクロプロセサだけではなく,身近な携帯機器や家電製品に搭載されているSoC(system on a chip)においても,このような新しい配線技術が求められている。

 

 最近では液侵ArF露光技術の登場によって32nm世代に対応した線幅50nm,線間隔50nmの微細配線を開発する動きが活発化している。微細配線では配線の断面積が小さくなる上に,隣接する配線との距離が短くなるため,配線の抵抗と容量がいっそう増加してしまう。現在のところ,Cuより有望な低抵抗材料はないため,容量を減らせるlow-k材料やそのプロセス技術の重要性が相対的に高まっている。ここでは,low-k材料とそのプロセス技術の現状を示し,将来の展望について解説する。

low-k材料は中間層に導入

 現在のSoCに使われているCu配線は,7~8層の多層構造になっている(図1)。このように配線の多層化が進んだのは,これによって実質的に配線抵抗を下げられるためである。例えば,トランジスタを1層の配線でつなぐ場合,配線同士を交差させないようにレイアウトしなくてはならないので配線長が長くなってしまう。これに対し,2層構造の配線にすれば2層目の配線は1層目の配線と直交する方向でもレイアウトできるのでトランジスタ同士を最短距離で結ぶことができる。なお,上層の配線は下層の配線よりも配線距離が長くなる場合が多いので,その分,上層の配線を太くして抵抗を減らす。

図1●多層化が進むLSI配線
現在のSoCに使われているCu配線は,7~8層の多層構造である。このように配線の多層化を進めると配線長を短くでき,配線抵抗を下げられる。著者のデータ。
[画像のクリックで拡大表示]

 多層配線には,下層の微細配線,中間層の高密度配線,上層の太い配線というように,役割に応じて階層がある。例えば,下層配線は短い距離でトランジスタ同士を直接接続するために使う。中間層の配線は回路ブロック内の配線に使うことが多い。上層配線は距離が長く,回路ブロック間をつなぐ信号線やチップ全体にわたる電源線などに使う。

 この中でlow-k膜が優先的に使われるのは,中間層の配線である。チップの性能を高めるためには全層にlow-k膜を使うのが理想的であるが,一般的にlow-k膜はプロセス・コストが高く,機械的強度が低いために全層に導入するのは難しい。上層配線にはパッケージング時に応力が加わるので,機械的強度の高いSiO2やSiOFといった材料を使うことがほとんどである。また,トランジスタに直接接続する下層配線では配線層を薄くすることによって容量を削減できる場合が多い。

 一般にlow-k膜を導入すると,配線の容量だけではなく抵抗も削減できる。low-k膜を使えば,配線層を厚くしても容量がさほど増えないので,配線の断面積を増やすことが可能になるためである。配線抵抗を削減できれば,その分,配線長を長くしてもよいことになり,配線層数を減らして低コスト化ができる。配線の多層化は抵抗を下げる効果があるものの,製造工程が増え,製造歩留まりが低下しやすくなるので,コストが増加してしまう。low-k膜はこのような問題を解決できる。