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LSI配線は,微細化とともに隣り合う配線と接近するようになって,寄生容量が増加する。この結果,信号の遅延や干渉が増えてしまう。このような問題を解決する技術として期待されているのが,low-k膜である。ただし,従来の絶縁膜に比べて機械的強度が弱くなるなど問題が多く,low-k化はなかなか進んでいない。low-k膜の弱点を補うために,新しいプロセス技術が求められている。このようなlow-k膜プロセスの現状と今後の展開を紹介する。

65nm以降はポーラスlow-k膜

  今後の65nm世代以降において,さらに比誘電率を下げるためには,low-k膜のポーラス化が欠かせない。具体的には,SiOC膜中に寸法がナノオーダーの微小空孔(ポア)を数多く導入する。

  SiOC膜中に微小空孔を導入する代表的な技術が,プラズマCVDを利用する方法である。プラズマで励起された原料ガスがSi-O結合の環状構造を作ることで空孔ができる(図7)4)。このため,プラズマCVDでは原料ガスと成膜条件の選択が重要になる。このようなポーラス化はSOD膜でも可能である。例えば,塗布後の加熱工程で原料の化学反応を進め,微小空孔となるナノクラスタ構造を作成する方法がある5)

図7●ポーラスSiOC膜内部の微小空孔
膜の組成や赤外分光スペクトル,ヤング率の実験値を使い,1ユニット・セル当たり74個の原子の結合状態を計算して空孔の構造を求めた。参考文献4)のデータ。
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  さらに空孔量を増やす方法としては,あらかじめ揮発しやすい大きな分子を膜中に混入させておき,成膜後の加熱工程で揮発させて空孔を形成するポロジェン法がある。揮発性物質としては,プラズマCVD法の場合には気体,SOD法の場合には液体の有機物を使う。