NCSを全面導入
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富士通研究所と富士通は，45nm世代の低消費電力LSIに向けたCMOSプロセス技術を「2005 IEDM」で発表した。65nm世代のCMOSプロセス技術を利用した場合に比べると，論理LSIの動作時の消費電力を約半分にできるとする（電源電圧が+0.85Vの場合）。これまでは部分的に導入していた，比誘電率が2.25と低いポーラス型のlow-k膜である「Nano-Clustering Silica（NCS）」を全面的に導入することで実現した。このために，ダメージが少ないエッチング技術などを開発したという。
富士通らは，従来の65nm世代において，同一配線層内の配線間の絶縁材料としてNCSを採用していた。その一方で，異なる配線層間の絶縁材料には比誘電率が3.0のSiOCを利用していた。同社らは2005年6月に米国で開かれたLSI配線技術の国際会議「2005 IEEE International Interconnect Technology Conference（2005 IITC）」において，45nm世代向けの配線プロセス技術を発表している(Tech-On!記事)。このときは配線層間にもNCSを導入したものの，エッチ・ストップ層（MES）が必要だった。今回はエッチ・ストップ層を不要にすることで，全層へのNCSの導入が完了したことになる。
同社らが今回開発したトランジスタのゲート長は32nmである。電源電圧は+0.85Vまたは+1Vである。トランジスタのオン電流はnMOSで0.52mA/μmまたは0.73mA/μm，pMOSでは0.25 mA/μmまたは0.36 mA/μmである。NMOSもpMOSもオフ電流は5nA/μmである。SRAMのメモリ・セル面積は0.246μm2。
