SOI（silicon on insulator）基板を使う混載向けキャパシタレスDRAMの微細化や高速化に向けた技術が，米国ワシントンD.C.で開催中の「2005 IEDM」に登場した（Tech-On!関連記事）。東芝は，90nmプロセスを使う128Mビット品を発表した（講演番号13.1）。米T-RAM, Inc.は，SOI基板のSi薄膜部に形成したサイリスタのベース領域に電荷を蓄積する手法で，書き込み時間を2nsに高速化した（講演番号13.2）。
ソース線やワード線にCuを適用
東芝は90nmプロセスの適用に当たり，従来開発を進めてきたキャパシタレスDRAMに二つの改良を加えた。第1に，セル・アレイの周辺回路を構成するトランジスタのウェル領域に，n型にドープした深いウェル領域を付け加えた。これにより，読み出し信号の強度を高めるために基板バイアスを印加する際に，基板表面から裏面側に流れ込むリーク電流の発生を抑制した。第2に，ソース線およびワード線の材料に初めてCuを適用し，動作を高速化するとともに，すでにCu配線を導入している90nmノードのロジック・プロセスとの親和性を高めた。
試作品のセル面積は6.2F2（Fはビット線のハーフ・ピッチ）相当の0.17μm2，チップ寸法は7.6mm×8.5mmである。上部Si膜の厚さは55nm，埋め込み酸化膜（BOX）の厚さは25nmで，完全空乏型の動作をさせた。
サイリスタのベース領域に電荷を蓄積
T-RAMのキャパシタレスDRAMでは，Si薄膜にp型（アノード）/n型/p型（ベース）/n型（カソード）の構造からなるサイリスタを形成し，ゲート電極直下のベース領域に電荷を蓄積させる。アノードをビット線，カソードをワード線，ゲート電極を書き込み線に接続し，それらに印加する電圧の組み合わせによってデータの書き込みや読み出しを行う。特徴は，インパクト・イオン化した電荷をボディ部に蓄積する東芝などの方式に比べて，動作速度を高速化でき，しかもGIDL（gate induced drain leakage）の発生を回避できることである。
130nmプロセスを使った同社の試作では，9F2（Fはビット線のハーフ・ピッチ）相当のセル面積と，2nsの書き込み時間を実現した。読み出し電流のオン/オフ比は107と大きい。
なお，メモリー技術の最新動向に関しては，「第4回 半導体メモリー・シンポジウム」で，東芝などが講演する予定である。
