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トンネル酸化膜を3層構造にした。IMECのデータ。
トンネル酸化膜を3層構造にした。IMECのデータ。
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データ書き込み時と蓄積時で電子に対するエネルギー障壁の厚さが変わる。IMECのデータ。
データ書き込み時と蓄積時で電子に対するエネルギー障壁の厚さが変わる。IMECのデータ。
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トンネル酸化膜とinter-poly絶縁膜にHfSiONを採用。Royal Philips Electronics社のデータ。
トンネル酸化膜とinter-poly絶縁膜にHfSiONを採用。Royal Philips Electronics社のデータ。
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 「21th Nonvolatile Semiconductor Memory Workshop (NVSMW 2006)」2日目の“High K Dielectrics/ Nano Crystal Memories”と題したセッションでは,フラッシュ・メモリーの微細化に伴う蓄積電荷のリークを防ぎつつ,データ書き込み速度を高速化する手法の提案が相次いだ。ベルギーIMECが浮遊ゲート型,オランダRoyal Philips Electronics社がSONOS型での対策をそれぞれ示した。

 フラッシュでは微細化に伴って制御ゲートに印加する電圧を低減する必要がある。この際,データ書き込み速度を高めるために,電荷蓄積層と基板を隔てるトンネル酸化膜を薄くする。このため,蓄積した電荷がトンネル酸化膜を介して基板側に漏れ,データ保持特性が劣化しやすくなる。トンネル酸化膜厚は90~70nm世代の浮遊ゲート型で6~8nmである。SONOS型では4~5nmまで薄くする。

トンネル酸化膜を多層構造に

 IMECが浮遊ゲート型で提案するのは,トンネル酸化膜をSiO2単層ではなく,多層構造にする手法である。電子に対するエネルギー障壁の厚さが,書き込み時は薄くなり,電荷蓄積時には厚くなる。このため,書き込みを高速化しつつ,電荷が基板側に漏れるのを防げる。

 具体的には,トンネル酸化膜をSiO2 2nm/Al2O3 8nm/SiO2 2nmの3層構造にする。全体で12nmと厚いが,書き込み時には制御ゲートに印加する電圧によってエネルギー・バンドが変形し,エネルギー障壁はSiO2膜1層分の2nm厚となる。このため,印加電圧が低くても高速で書き込める。一方,制御ゲートに電圧を印加しないデータ蓄積時には,12nmがそのままエネルギー障壁の厚さとなる。その結果,電荷が基板側に漏れにくくなる。同社は120℃で10年間のデータ保持期間を保証している。

トンネル酸化膜にHfSiONを採用

 一方,PhilipsがSONOS型で提案したのは,トンネル酸化膜に高誘電率(high-k)膜を使って実効的な膜厚(effective oxide thickness: EOT)を厚くする方法である。

 high-k材料には45nm(hp65)世代のロジックLSI向けでの適用が検討されているHfSiONを使った。ロジックLSIと混載する場合のプロセスの簡略化が狙いである。Siの組成比を77%まで高めてk値を約6とし,HfSiON膜の厚さは4nmに設定している。26Kビットのアレイを試作した結果,データ保持特性の目安となる10年経過後のしきい電圧のマージンを,トンネル酸化膜にSiO2を使う場合に比べて60%高められたという。

「inter-poly絶縁膜にhigh-k材料」は標準手法へ

 SONOS型でトンネル酸化膜を浮遊ゲート型に比べて薄くする理由は大きく二つある。第1に,トンネル酸化膜に欠陥があっても電荷が基板側に漏れにくい。これはSiN膜が絶縁性であることから,膜内での電荷の移動が生じにくいことによる。できるだけ低電圧で書き込みを行うためにトンネル酸化膜を薄くする。第2に,SONOS型はデータの消去方式が浮遊ゲート型とは異なる。基板側から正孔を注入し,蓄積した電子と再結合させてデータを消去する。SiO2のエネルギー障壁は,電子に対してよりも正孔に対して高いので,印加電圧が低い場合には,トンネル酸化膜を薄くしないとデータ消去ができなくなる。

 IMECとPhilipsはともに,制御ゲートと電荷蓄積層を隔てるinter-poly絶縁膜にhigh-k材料を使っている。IMECはAl2O3,Philipsはトンネル酸化膜と同じHfSiONを採用している。これは,トンネル酸化膜の改良と合わせて,低い印加電圧と高い書き込み速度を両立させるための工夫である。inter-poly絶縁膜にhigh-k材料が必要になるとの認識は,フラッシュ各社に共通している。「データ保持特性に直接影響するトンネル酸化膜に比べると,inter-poly絶縁膜はhigh-k材料の導入への技術障壁が低い」(大手フラッシュ・メーカーの技術者)ためである。