米Cadence Design Systems, Inc.は，gate-cruncherと呼ぶ手法の導入で，同社のVerilog-HDLシミュレータ「Affirma NC Verilog」を高速化したと発表した（リリース文）。この手法で，遅延時間を考慮に入れたゲート・レベル・シミュレーションの処理速度が現行Affirma NC Verilogの３倍になったという。同社内のベンチマークによれば，同社のVerilog－XL Turboに比べて，今回の手法を導入したAffirma NC Verilogの処理速度は５倍と説明している。
EDA＆ASIC NEWS INDEXで紹介したCadence社関係の最近の動き
- 企業・産業：米Cadence社，米DAIを買収(990114)
- 企業・産業：米Mentor社，米Quickturn社の買収を断念(990111)
- 企業・産業：米Avant!社とCadence社に和解勧告(990105)
- 製品：米Cadence社，0.18μm LSI向けIの自動配置配線ツール発売(990105)
