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 米Cadence Design Systems, Inc.は,gate-cruncherと呼ぶ手法の導入で,同社のVerilog-HDLシミュレータ「Affirma NC Verilog」を高速化したと発表した(リリース文)。この手法で,遅延時間を考慮に入れたゲート・レベル・シミュレーションの処理速度が現行Affirma NC Verilogの3倍になったという。同社内のベンチマークによれば,同社のVerilog-XL Turboに比べて,今回の手法を導入したAffirma NC Verilogの処理速度は5倍と説明している。

EDA&ASIC NEWS INDEXで紹介したCadence社関係の最近の動き