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 米TransEDA, Inc.(ホームページ)は,論理シミュレーション中にHDLコードのカバレッジを解析するツール「HDLCover」をリリース5.0にバージョン・アップした(リリース文)。今回のバージョン・アップによって,インスタンスごとのカバレッジが解析できるようになった。すなわち,あるコードのブロック(インスタンス)が複数個,一つの設計データに含まれているときに,各インスタンスごとにカバー(シミュレーションされた)かどうか解析できる。従来は,設計データ中のどれか一つのインスタンスがカバーされると,すべてのインスタンスがカバーされたとみなしていた。

 また,ユーザ・インタフェース(画面写真)を大幅に改良した。階層表示やアイコンなどを追加し,ヘルプも改良した。米国では即日出荷。HDLCoverリリース5.0は,ModelSim,Verlilog-XL,およびVCSと一緒に稼動する。