システムLSIの設計で，「フロアプラニング」に注目が集まっている。フロアプラニングとは，チップ上の大まかな配置を決める作業をいう。具体的には，チップ内部を構成するブロックの位置やブロック間の配線経路を決める。システムLSIは微細なプロセス技術で製造するため，フロアプラニングの良し悪しに敏感である。配線の長さや引き回し方が変わると，その配線で発生する遅延時間が大きく変化することが少なくない。これによって再設計が必要になったり，チップが誤動作する恐れがある。
製造技術の微細化でフロアプランの重要度が上昇
かつてフロアプランは詳細配置（チップの各素子の絶対位置を決める作業）の直前に決めていた。これをゲート・レベル・フロアプラニングと呼び，その目的はチップ面積の縮小だった。プロセス技術が微細になるにつれ，設計全体の早い段階でフロアプラニングを行ないたいという要求が強くなってきた。長距離配線の遅延時間がフロアプラニングの前後で大きく変わり，設計の初期段階からのやり直しが発生するからだ。
この要求にこたえてEDAベンダが出した解が，RTL(register transfer level)フロアプラニングである。論理合成前のRTLデータが確定した時点でフロアプラニングを行なう。ゲート・レベル・フロアプラニングに比べて，１ステップ前の段階でフロアプランを決める。最近は，RTLフロアプラニングとRTLでの遅延時間や消費電力など各種のパラメータを見積もる機能を一体にしたEDAツールが「デザイン・プラニング・ツール」として，複数のEDAベンダから発表されている。たとえば，今年（1999年）１月末には，論理合成ツールで名を馳せている米Synopys，Inc.が「Chip Architect」を発表した（関連記事１，関連記事２）。東芝などは，すぐにそのサポートを表明している。
