PR

 米Synopsys,Inc.は,同社のVerilog-HDL論理シミュレータ「VCS」をバージョン5.0にアップ・グレードした(英語リリース文日本語リリース文)。今回のアップ・グレードの目玉は,同社が1998年1月に買収した米Radiant Design Tools, Inc.の「Radiant Design」技術を,VCSのサイクル・ベース方式の論理シミュレーション・アルゴリズム「RoadRunner」に組み入れたこと。これで,既存製品に比べて処理性能を上げた。

 Radiant Designは,検証対象のVerilog-HDLコードから冗長部分を取り除くなどし,全体のコード量を圧縮するための技術。コード量を圧縮することで,シミュレーションの処理時間の短縮をねらう。VCS5.0を評価した米Silicon Graphics, Inc.によると,「Verilog-HDLのコードに手を加えることなく,処理速度は約3倍になった」(manager of design automation of the Computer Systems Business Unit のAlex Silbey氏)という。

カーネルとGUIをPLIなしで接続

 また,今回のアップ・グレードを機に市販のシミュレータ用GUIとVCSのシミュレータ・カーネルを,「PLI」と呼ぶAPIを経由しないで接続できるようにした。「PLI」を使わないようにしたことで,シミュレーション時に必要なメモリ量が大幅に削減できるという。現在,VCSに標準添付される米 Summit Design, Inc.のGUI「VirSim」と,別途購入の米NOVAS Software Inc.のGUI「Debussey」をこの方式で接続できる。