PR

 米Synopsys, Inc.は,先月(1999年1月末),遂にレイアウト・ツール市場に参入した(関連記事)。EDA業界のトップ企業である米Cadence Design Systems, Inc.が支配する市場に挑む。ここ数年間,両社はうまく市場を棲み分けてきた。論理設計(論理合成)はSynopsys社,レイアウト(配置配線)設計はCadence社といった具合だ。今後は,Cadence社とSynopsys社は激しく競合していく。そのための武器としてSynopsys社が最初に投入したのがデザイン・プラニング・ツール「Chip Architect」だ。

 デザイン・プラニング・ツールは,最も論理設計に近いレイアウト設計ツールだ。Synopsys社はChip Architect の発表と同時に,論理合成とレイアウト設計を統合した新しい設計手法として「Physical Synthesis」を打ち出した。Synopsys社でレイアウト設計関係の責任者であるSanjiv Kaul氏(Vice President & General Manager, Physical Synthesis)に,Chip ArchitectやPhysical Synthesisのねらい,Chip Architectの開発を支援した米IBM Corp.との関係などを聞いた。


:デザイン・プラニング・ツールはすでに市場にいくつかある。Chip Architectの優位点は。

Kaul氏:市場で95%~100%のシェアをもつ当社の論理合成ツール「Design Compiler」と,うまく協調して動作することだ。一方,既存の製品が成功していないのは,Design Compilerとうまく連携しないためだ。

:連携とは何か。

Kaul氏:たとえば,Chip Architectは,Design Compilerの出す結果を高い精度で予測できる。デザイン・プラニング・ツールの重要な機能として,論理合成前の設計初期段階で,最終のチップ設計結果の各種パラメータ(遅延時間など)を見積もることがある。Design Compilerとうまく連携することで,この見積もり精度が上がる。

:Chip Architectは他の論理合成ツール,たとえば,Cadence社の論理合成ツール「BuildGates」ともうまく連携するのか。

Kaul氏:答えはノーだ。

Cadence社の得意分野を徐々に侵食する

:Design Compilerと連携動作する以外に,見積もり精度を上げるためにどんなことをしているのか。

Kaul氏:Chip Architectは,高性能なタイミング・ドリブン型の配置ツールをもっている。しかも,配置ツールと論理合成ツールは,同じ遅延時間計算手法に基づいている。これで,見積もり精度を上げることができる。この遅延時間計算手法は,当社のスタチック・タイミング・アナライザ「Prime Time」とも統一されている。すなわち,LSI設計の全工程で遅延時間計算手法が統一されていることになる。

:現在,市場ではCadence社の配置・配線ツールが広く使われている。Chip Architectは,内蔵の配置ツールではなく,Cadence社の配置ツールとも組み合せられるのか。

Kaul氏:それは可能だ。ただし,次第に内蔵ツールへ移行すると考えている。従来は,論理合成ツールと配置・配線ツールに分れていた。しかし,今後は,配置ツールは論理合成ツールと一体になる(右図参照)。積もり精度を上げるためだ。したがって,配置を含む論理合成ツールと配線ツールに分れていく。配置ツールは論理合成ツールと一体になるという考え方を進めたものが,Physical Synthesisだ。

:Physical Synthesisはいつごろ実現できるのか。