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 米Synopsys,Inc.は,デザイン・プラニング・ツール「Chip Architect」を発売すると,EDAテクノフェア'99開催中のパシフィコ横浜で1999年1月28日に発表した(リリース文)。デザインプラニング・ツールは,RTL(register transfer level)以前の早期段階でLSIのおおまかなレイアウトを決定するために使う。システムLSIなど,0.25μm以下の微細技術のチップを設計する際に,必須のツールといわれている。このツールによって,設計全体のやり直し回数が大幅に減らせると期待されているためだ。また,同社は論理設計と物理(レイアウト)設計を統合する計画「Physical Synthesis」の概要も発表した。

 記者発表会の冒頭で同社会長兼CEOのAart de Gues氏は,同社がレイアウト設計にいよいよ乗り出すことを表明した。「レイアウト設計にいつ進出するのかとこれまで何度も聞かれてきた。タイミングや消費電力,チップ面積を保証できるようになったので,今回,レイアウト設計に関連したツールを発表するに至った」(同氏)。同氏の発表に続いて,Chip Architectのサポートを決定した東芝,ST Microelectronics社,松下電器産業から,同ツールにおおむね満足しているとの発表があった(このほかに独Siemens AGがサポートを表明している)。

詳細配置はできるが,詳細配線機能は含まない

 Chip Architectの主な機能は,RTLおよびゲート・レベル・フロアプラニング,Design Compilerの処理結果予測(同社はRTL Estimationと呼ぶ),スタティック・タイミング解析,タイミング・ドリブン型配置,グローバル配線,論理最適化,クロック・トリー・シンセシス,論理合成ツールや自動レイアウト・ツールへの制約条件の吐き出しなど。タイミング・ドリブン型配置では,ブロック内のセルの配置(詳細配置)も行なえる。

 一方,詳細配線やブロック(論理)分割,レイアウト階層の自動生成といった機能は含まない。詳細配線は既存のツール(米Cadence Design Systems, Inc.や米Avant! Corp.の製品,半導体メーカの自社開発品)の利用を想定する。ブロック分割などは,今回のツールを使って,設計者が決めるという。そのために,遅延時間やチップ面積,消費電力の正確な見積もりを出すことが,今回のツールの特徴という立場を取る。

論理合成以来の革命という

 今回Chip Architectと同時に発表した「Physical Synthesis」は,論理合成,配置,グローバル配線を共通のタイミング条件下でリンクし,統合するものと定義した。その上で,Synopsys社は,今回のChip Architect,論理合成ツール「Design Compiler」,データパス用論理合成ツール「Module Compiler」,新しいグローバル配線ツール,配置と論理合成をさらに密接にする新機能を組み合わせたものを提供する計画という。「Physical Synthesisは論理合成と同じくらいの革命をLSI設計にもたらす」(de Gues氏)と鼻息は荒い。

 Synopsys社は,論理設計とレイアウト設計を結びつける「Spine99」というプロジェクト(関連記事)を進めているが,Spine99とPhysical Synthesisは異なるものと位置づけている。「Spine99は現在のツールを結合するもの。一方は,Physical Synthesisは論理設計とレイアウト設計が一体になった次世代の設計環境だ」(de Gues氏)。