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 米Cadence Design Systems, Inc.は,論理合成と配置を同時に扱うツール「Envisia synthesis with PKS(physically knowledgeable synthesis)」を発売した(リリース文)。同社の次世代EDAシステムの基本構想「Nano-Project」(EDA Online関連記事1)で,もっとも重要な「Timing Closure Implementation(タイミングの問題が発生しないインプリメンテーション)」を具現化する新しいツールである。

 これまで,論理合成と配置は,それぞれ別のツールで処理していた。しかし,半導体製造技術の微細化で,この方法の限界が近づいている。配線遅延時間が素子(論理ゲート)の遅延時間に比べて無視できなくなり,論理合成段階の仮想(統計的)配線に基づくタイミング設計が意味をなさないケースが増えているためだ。配置配線終了時の実配線に基づくタイミング設計との誤差が大きくなり,論理合成を何度やりなおしてもタイミングの問題が収束しなくなる。

合成前に配置してしまう

 そこで,合成と配置を一つのツール内で処理する方法が浮上してきた。すなわち,配置を先に行ない,その結果を基に配線を見積れば,統計的配線を使う場合に比べて,論理合成時のタイミング設計の確度がぐんと上がる。タイミング設計が一度ですむことを目指す(正確にはツール内部で繰り返されるので,設計者には一度で済むように見える)。これが,Cadence社がいうところのPKS技術である。詳細配置配線後とPKS内のタイミングの誤差は5%以内という。PKSと同様の技術は,米Synopsys,Inc.が「Physical Synthesis」(EDA Online関連記事2)と呼び,米Avant! Corp.が「Timing Convergence設計技術」(EDA Online関連記事3)と呼ぶ。両社とも製品化を発表している。

 今回,Cadence社は,買収した米Ambit Design Systems, Inc.の論理合成ツールと配置ツール「QPlace」に,パラメータ抽出やタイミング解析機能などを組み合わせて,Envisia synthesis with PKSを作り上げた。このツールの実現に当たって,米Hewlett-Packard Co., 米NEC Electronics Inc.および米IBM Corp.などと共同作業をしているという。リリース文には,NECのNobu Nishiguchi氏(senior engineering manager,ASIC EDA department),HP社のRichard Nash氏(High-Performance VLSI CAD manager for Integrated Circuit Business Division), IBM社のKarla Reynolds氏(ASIC CAD manager for timing and synthesis at IBM Microelectronics)がコメントを寄せている。

 Envisia synthesis with PKSは一部の特定顧客には即日出荷。年内には一般の顧客にも出荷できるようにする予定。

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