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 ASICやASSPといった多品種少量生産LSIを支えてきた,論理合成ツールとレイアウト設計ツールが合体する。配線遅延時間が長く,タイミング設計が難しい,システムLSIの開発に対応するためだ。 大手ベンダと新興ベンダが新製品を次々と発売し,新市場の覇者をねらう(この記事は日経エレクトロニクス,1999年8月23日号,no.750,pp.51-58の解説記事を抜粋したものです)

 「論理合成ツールの処理結果が信じられない」(NECシステムLSI事業本部)――LSIの設計現場に動揺が生じている。論理合成ツールは約10年前に登場し,自動レイアウト・ツールとともに,LSI設計を支えてきた。これらのEDA(electronicdesign automation)ツールなくしては,ASSPASICといった,多品種少量生産タイプのLSI は現在のように普及しなかった。

 しかし,そろそろ限界が見えて きた。半導体加工技術の進歩によって,システムLSIと呼ばれる大規模チップが現実のものとなり,それを設計するための新しいEDAツールが求められている。

 詳しくは後述するが,この要求にこたえて,最近市場に登場したEDAツールが二つある(図1)。一方は,一つのツールのなかで,論理合成と自動レイアウトの両方を行なうツール注1) 。そして,もう一方は,設計の早い段階でチップの各種特性を見積もるデザイン・プラニング・ツールである。

配線遅延の増大が顕著に

 ASSPやASICの設計を支えてきたEDAツールに限界がきた背景には,LSIの微細化が進むにつれて配線の遅延時間が大きくなってきたことがある(図2)。1999年後半から2000年の初めにかけて量産が本格的に立ち上がる,設計ルール0.18nmのLSIでは,あるパスの遅延時間を「10」とすると,素子(論理ゲート)の遅延時間は「2」に過ぎず,配線の遅延時間は「8」になるという声もある。

 論理合成ツールを使う論理設計 は,レイアウト設計より前段階になる。この段階では,素子の位置や素子間の配線経路が決まっていない。このため,論理合成ツールは,実際の配線経路(以下実配線)ではなく,過去の設計から割り出した統計的な配線経路(以下,仮想配線)に基づいて,タイミン グ設計を行なっている。LSIがそれほど微細でないうちは,仮想配線と実配線の差はあまり問題にならなかった。ところが,LSIの微細化が進んだことで,仮想配線と実配線のわずかな違いで,論理合成ツールが見積ったパスの遅延時間と,実際のパスの遅延時間が乖離してしまう事態が頻発するようになった。

小変更では間に合わない

 論理設計時に配線経路が確定していない以上,レイアウト設計後にタイミングの問題が発覚するこ とは避けられない。それを解消するため,一般に,レイアウト設計後にIPOやECOと呼ばれる小規模な設計変更を行なう。 IPOやECOでは,マクロセルの次段駆動能力(最終段のバッファの駆動能力)を上げたり,配線の途中にリピータと呼ばれるバッファを挿入する。

 LSIの微細化が進むにつれて, IPOやECOの発生頻度が上がっている。上述したように,論理合成ツールのタイミング設計の失敗が増えているためだ。「0.35nmのチップでは,IPOやECOが発生する 配線は数十本だった。0.25nmになって,その本数は1ケタ上がった。相当厳しくなった。0.18nmでは何か別の手を打たないと,とても対処しきれない」(東芝 セミコンダクター社マイクロプロセッサ・ASIC事業部)。(以下,日経エレクトロニクス,1999年8月23日号,no.750,pp.51-58へ続く)

†論理合成ツール=ゲート・レベルの設計を自動的に処理するツール。入力はRTL(register transfer level)デ ータ。RTLデータとは,フリップフロップと,フリップフロップ間の論理が定義された設計データ。これは特定の半導体加工技術に依存しない。論理合成の出力はゲート・レベル・ネットリスト。これは,特定の半導体加工技術に最適化された設計データである。論理合成は主に三つのステップから なる。すなわち,(1)RTLデータのゲート・レベル論理への展開,(2)論理の最適化(冗長論理の圧縮など),(3)ゲート・レベル論理のマクロセルへのマッピングである。マクロセルは,LSI設計の単位となる回路で,半導体プロセスごとに用意されている。論合成ツールの市場では,米Synopsys,Inc.のDesign Compilerのシェアが大 きい。

†自動レイアウト・ツール=LSI上で素子(論理ゲートやマクロセルを含む)の位置を決め(配置),素子間の配線経路を求める処理(配線)を自動的に行なうツール。入力はマクロセルの接続関係を示した,ゲート・レベル・ネットリスト。出力はGDS?形式のマスク・レイアウト・データ。自動レイアウト・ツールの市場では,米CadenceDesign Systems,Inc.の Envisia place-and-route(旧SiliconEnsemble)や米Avant!Corp.の 「Apollo」のシェアが大きい。

†ASIC,†ASSP=ASIC(appli- cation specific integratedcircuit)は, アプリケーションを限定したチップの総称。通常は,顧客と半導体メーカが設計を分担するセミカスタムLSIと同じ意味で使われる。一方,ASSP(applicationspecific standard product)はアプリケーションを限定して,半導体メーカが設計したチップをいう。顧客は 長 短遅延時間限定しない。

†システムLSI=一昔前のシステム 全体が収まるような大規模なLSIの総称。通常は,規模の大きなASICと ASSPの意味で使われる。

注1)論理合成と自動レイアウトの両方を 行なうツールには,今のところ一般的な名称がない。タイミング設計を早期に収束することを目標に,複数のツールの機能を一つのツールに収めたため,「TimingClosure Solution」などと呼ぶEDAベンダも多い。ここでは,「論理設計で実配線を考慮するツール」と呼ぶ。

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