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  米Synopsys,Inc.は,論理合成と配置の機能を併せもったEDAツール「Physical Compiler」を正式発表した(リリース文1)。同様なツールは,新興EDAベンダが今年4月~5月に,米Cadence Design Systems,Inc.が7月に発表した。Cadence社の発表直後には,Synopsys社も製品発表するのではないかという噂が流れた。しかし,Synopsys社は,Physical Compilerの開発を日米欧4社と共同で進めていると発表するにとどまった(EDA Online関連記事1)。

  「当社は先行顧客が実際のチップ設計に適用してから,製品発表するという方針を採っている。今回,カナダMatrox Electronic Systems Ltd.と米NVIDIA Corp.がそれぞれPhysical Compilerを使って,実際のチップの設計を終えた。それが確認できたので,今回の発表に至った。発表だけ先に行なった競合ベンダの製品は,いまだ出荷されていないはずだ」(Synopsys社,Sr. Vice President, Business and Market DevelopmentのDeirdre Hanford氏)。

 米国に約半日遅れで行なわれた東京での記者発表会では,NECがユーザとしてコメントした。「当社はPhysical CompilerをASIC設計用EDAシステム「OpenCAD」に組み込んでいく。2000年第2四半期には社外の顧客が適用できるようにする。また,現在主流の0.35μm以降のASIC製品すべてでPhysical Compilerを使えるように対応する」(NEC システムLSI事業本部 システムLSI設計技術本部 設計ソリューション技術部長 西口信行氏)。

 また,この製品発表の翌日には,日立製作所が今回の製品を含めて「Physical Synthesis」(後述する)の設計フローを採り入れると,Synopsys社から発表があった。リリース文2には,日立のShunji Shimada氏(general manager, System LSI Development Center)がコメントを寄せている。

Physical Synthesisの中核

 今回のツールは,同社がいうところの「Physical Synthesis」設計手法の中核の製品である。Physical Synthesisは,RTLを入力すると,マスク・レイアウトが自動的に得られる手法を指す。同社はこの手法を実現するポイント・ツールとして,今年1月に「Chip Architect」を6月には「FlexRoute」を発表した。前者はデザイン・プラニング・ツールで,チップ上のブロックの配置を対話的に決める(EDA Online関連記事2)。その後で使うのが後者のツールで,ブロック間の配線を行なう(EDA Online関連記事3)。ブロックのうち,タイミング制約のきびしい/高速なものの詳細設計を行なうのが,今回発表した「Physical Compiler」である。

 Physical Compilerの入力はRTLのVHDL/Verilog-HDL記述。出力は配置データなどである(配置データはDEFまたはApollo専用形式)。 Physical Compiler用のライブラリは論理設計用とレイアウト設計用の二つが必要。論理設計用はSynopsys社のDesign Compilerのものを流用できる。レイアウト設計用はLEF(Cadence社が開発)形式のものを,今回のツール用に変換して使える。すなわち,LEFのライブラリがあれば,今回のツール用に新たにライブラリを開発する必要はない。変換用のソフトのライセンス料について,Synopsys社はCadence社と交渉中という。

 「Cadence社がLEFを米Si 2社に提供することが決まったので(EDA Online関連記事4),Si 2社経由で入手するという手もある」(Hanford氏)。 Physical Compilerは,すでに先行ユーザには納入している。2000年4月には一般顧客へのリリースを始める。パーペチュアル・ライセンスの国内価格は3600万円。

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