PR

 米Sapphire Design Automation, Inc.と米CadMOS Design Technology, Inc.が提携した(リリース文)。Sapphire社は最適化機能付配置ツール「FormIT」およびそのプラグイン・ツールで,雑音を考慮した最適化を実行するための「NoiseIT」などを提供する(EDA Online関連記事1同2)。一方,CadMOS社はディジタルLSIの雑音解析ツール「PacifIC」を提供する(EDA Online関連記事3)。

 今回の提携により,LSI内部のシグナル・インテグリティ問題の発見と除去のフロー確立を目指すとする。最初は,両社のツールを一連のフローで使う手法を提案する。すなわち,NoiseIT付きのFormITで,雑音を考慮した最適化を行ないながら配置を行なう。配線後に,PacifICを使い雑音解析する。

 将来は,配線前の処理でもNoiseITとPacifICが連携できるようにする。すなわち,PacifICの解析結果をNoiseITに渡したり,NoiseITが解析すべきポイントをPacifICに指示したりする。さらに,PacifICで問題ありと判定したネットをNoiseIT付きのFormITが修正するようになる。こうした配線前の連携は2000年後半に可能になる予定。

関連用語(EDA用語辞典)