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 富士通の電子デバイス事業本部は,65nm世代以降のチップ設計に向けて,統計的タイミング解析(SSTA:statistical static timing analysis)の強化を図った。SSTAを使うと,プロセスの微細化に連れて大きくなるバラつきの影響を考慮して,信号パスの遅延時間を設計時に解析できる。従来の90nm世代向けのSSTAでは主にランダム・バラつきの影響を考慮していた。今回,システマティック・バラつきにも本格的に対応するようにして,SSTAのタイミング解析精度を向上させた。

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